一种高速ADC交织采样系统技术方案

本发明专利技术公开了一种高速ADC交织采样系统，包括差分电路和时钟电路，差分电路和时钟电路分别与N通道的ADC通过差分对传输线连接；差分电路包括顺序级联的第一变压器和第二变压器，以及信号输出模块，信号输出模块的输入端连接到第二变压器的输出端；时钟电路包括用于向N通道的ADC分别输入差分对时钟信号的后级时钟模块，以及用于向后级时钟模块输入具有相位差的差分对信号的第一时钟芯片；后级时钟模块包括N/2块与N通道的ADC差分匹配的第二时钟芯片，N/2块第二时钟芯片分别连接到第一时钟芯片的输出端。本发明专利技术可抑制差分信号失衡以及提升系统信纳比和无杂散动态范围，有利于提高系统的整体性能。

A high-speed ADC interleaving sampling system

The invention discloses a high-speed ADC interleaved sampling system, including a differential circuit and a clock circuit, which are connected with an ADC of N channels through a differential pair transmission line respectively; the differential circuit comprises a first transformer and a second transformer cascaded sequentially, and a signal output module and an input end of a signal output module. Connected to the output end of the second transformer; the clock circuit includes a post-stage clock module for respectively inputting differential-pair clock signals to the ADC of the N-channel, and a first clock chip for inputting differential-pair signals with phase differences to the post-stage clock module; and the post-stage clock module includes a second clock module with N/2 blocks matched to the ADC of the N-channel. The clock chip and the N/2 block second clock chip are respectively connected to the output terminals of the first clock chip. The invention can restrain the unbalance of differential signal and enhance the SNR and the non-spurious dynamic range of the system, and is beneficial to improving the overall performance of the system.

【技术实现步骤摘要】
一种高速ADC交织采样系统
本专利技术涉及高速数据采集领域，尤其是一种高速ADC交织采样系统。
技术介绍
在无线通信收发领域，对ADC的采样率要求越来越高，以使其符合TIADC系统的采样标准，因此需要对ADC的前端电路进行改造，主要是对功分器和时钟电路进行改造。目前的功分器一般采用单个变压器来将输入的单端信号转化为差分信号，但由于其内部分布电容的存在，会造成差分信号的失衡，从而造成ADC通道的谐波失真、幅度衰减、相位失衡等；目前本领域内的时钟电路一般利用外部电平产生输出到ADC的差分时钟信号，外部电平不稳定，使得相位误差较大，进一步使系统信纳比(SINAD)、无杂散动态范围(SFDR)大幅度降低；这些问题均不利于提高系统的整体性能。
技术实现思路
为了解决上述问题，本专利技术的目的是提供一种高速ADC交织采样系统，可抑制差分信号失衡，以及提升系统信纳比和无杂散动态范围，有利于提高系统的整体性能。为了弥补现有技术的不足，本专利技术采用的技术方案是：一种高速ADC交织采样系统，包括差分电路和时钟电路，差分电路和时钟电路分别与N通道的ADC通过差分对传输线连接；差分电路包括顺序级联的第一变压器和第二变压器，以及用于向N通道的ADC分别输入差分对信号的信号输出模块，信号输出模块的输入端连接到第二变压器的输出端；时钟电路包括用于向N通道的ADC分别输入差分对时钟信号的后级时钟模块，以及用于向后级时钟模块输入具有相位差的差分对信号的第一时钟芯片；后级时钟模块包括N/2块与N通道的ADC差分匹配的第二时钟芯片，N/2块第二时钟芯片分别连接到第一时钟芯片的输出端。进一步，差分电路还包括用于向第一变压器输入单端信号的第一输入模块，第一输入模块连接到第一变压器的输入端。进一步，差分电路还包括用于作为第二变压器的输出匹配的匹配模块，匹配模块连接到第二变压器的输出端。进一步，差分电路还包括用于对第二变压器输出的差分对信号进行滤波的滤波模块，滤波模块设置在第二变压器的输出端与信号输出模块之间。进一步，信号输出模块包括N个与N通道ADC相匹配的差分模块，N个差分模块分别连接到第二变压器的输出端。进一步，差分模块包括用于提升通道隔离度的第一电阻和第二电阻，还包括用于将差分对信号从电流源型转化为电压型的第三电阻；第一电阻和第二电阻分别设置在两条信号线上，第三电阻端接在两条信号线之间。进一步，本专利技术还包括用于向第一时钟芯片输入初始信号的第二输入模块，第二输入模块与第一时钟芯片端接于一起。进一步，第二时钟芯片的输入端与该芯片的内部电阻并联端接。本专利技术的有益效果是：采用顺序级联的两个变压器形成功分器，对于ADC通道，能够抑制其二次谐波的产生，从而减少相位的失真，保证输出幅度的稳定；采用第一时钟芯片向后级时钟模块的时钟芯片输出具有相位差的差分对信号，由于输出的是交织的两个信号，故传输速率更快，驱动时钟芯片的效果好，稳定性较高，保证了输出信号的质量；根据差分对信号的反向原理，这些时钟芯片利用内部电平的反转产生出对应的差分对时钟信号，由于是时钟芯片内部自带电平的反转，因此电平更加稳定，可减小相位误差。因此，本专利技术可抑制差分信号失衡以及提升系统信纳比和无杂散动态范围，有利于提高系统的整体性能。附图说明下面结合附图给出本专利技术较佳实施例，以详细说明本专利技术的实施方案。图1是本专利技术的结构原理框图；图2是本专利技术的差分电路的原理图；图3是本专利技术的时钟电路的原理图。具体实施方式参照图1-图3，本专利技术的一种高速ADC交织采样系统，包括差分电路a和时钟电路b，差分电路a和时钟电路b分别与N通道的ADC通过差分对传输线连接；差分电路a包括顺序级联的第一变压器T1和第二变压器T2，以及用于向N通道的ADC分别输入差分对信号的信号输出模块4，信号输出模块4的输入端连接到第二变压器T2的输出端；时钟电路b包括用于向N通道的ADC分别输入差分对时钟信号的后级时钟模块6，以及用于向后级时钟模块6输入具有相位差的差分对信号的第一时钟芯片U1A；后级时钟模块6包括N/2块与N通道的ADC差分匹配的第二时钟芯片U2A，N/2块第二时钟芯片U2A分别连接到第一时钟芯片U1A的输出端。其中，参照图2，差分电路a还包括用于向第一变压器T1输入单端信号的第一输入模块1，第一输入模块1连接到第一变压器T1的输入端。其中，参照图3，本专利技术还包括用于向第一时钟芯片U1A输入初始信号的第二输入模块5，第二输入模块5与第一时钟芯片U1A端接于一起。其中，参照图3，优选地，后级时钟模块6包括2块与4通道的ADC相匹配的第二时钟芯片U2A，2块第二时钟芯片U2A分别连接到第一时钟芯片U1A的输出端。其中，第二时钟芯片U2A的输入端与该芯片的内部电阻并联端接。具体地，N可取大于2的偶数；优选地，在本实施例中，N＝4，但并不限定，比如，进一步可实现8通道的ADC，即N也可以为8或其它数字，只要整体上系统结构可与之匹配即可。具体地，第一变压器T1和第二变压器T2可以采用射频变压器MABA-007159，此变压器采用1:1射频传输线，带宽为4.5Hz-3000MHz，第一输入模块1向第一变压器T1传送一个正弦单端信号，经过第一变压器T1后转化为差分信号再传到第二变压器T2，从而输出差分对信号ADC_P和ADC_N，然后通过PCB板上的过孔T型结构输出四组差分对信号，即ADC1_P、ADC1_N，ADC2_P、ADC2_N，ADC3_P、ADC3_N，ADC4_P、ADC4_N，，以作为四通道ADC的输入。利用第二输入模块5向第一时钟芯片U1A输出初始信号，然后第一时钟芯片U1A产生出两路相位差为90°的差分对时钟信号，根据差分对信号的反向原理，利于差分对信号是一对幅度相反、大小相等、幅值为两者差值的信号组合，假设一个信号相位为0°，则其反向相位是180°，相应地，另一信号相位为90°，其反向相位是270°，这样也就产生了四路时钟信号CLK0_P、CLK0_N，CLK90_P、CLK90_N，CLK180_P、CLK180_N，CLK270_P、CLK270_N，从而输出到4通道的ADC。时钟电路b中的芯片采用的是95ps传播延迟、7.5GHz触发速率、随机抖动的时钟芯片，而时钟抖动和信噪比的关系式如下：SNRj＝-20log(2πfadcμadc)……1SNR＝-20log(2πfadcσj)……2当输入信号的频率给定时，根据芯片手册和式1可以算出ADC的本征抖动σadc，由式3可知，时钟抖动σclk要尽量小，此时系统的信噪比SNR才会高，其中SNRj为信纳比，fadc为ADC的本征频率，σj为系统抖动，经过计算，计算结果大于采用的时钟芯片内部的自由抖动60fs，即时钟抖动符合要求，则信纳比也是符合要求的，不会影响到系统的整体性能。对于第一时钟芯片U1A和第二时钟芯片U2A，采用端接的方式能够有效消除输入信号的反射，其中第一时钟芯片U1A的输入端接入了一个一个100nF的电容作为AC耦合，配合其内部的电阻进行连接，无需连接外部电阻，可缓解PCB布局紧张；第二时钟芯片U2A的并联端接是利用芯片内部的电阻外加1.3V的电压上拉来完成的，无需外部电阻，同样可缓解PCB布局紧张。采用顺序级联的两个变压器形成功分器，能够抑本文档来自技高网...

【技术保护点】
1.一种高速ADC交织采样系统，其特征在于：包括差分电路(a)和时钟电路(b)，所述差分电路(a)和时钟电路(b)分别与N通道的ADC通过差分对传输线连接；所述差分电路(a)包括顺序级联的第一变压器(T1)和第二变压器(T2)，以及用于向N通道的ADC分别输入差分对信号的信号输出模块(4)，所述信号输出模块(4)的输入端连接到第二变压器(T2)的输出端；所述时钟电路(b)包括用于向N通道的ADC分别输入差分对时钟信号的后级时钟模块(6)，以及用于向后级时钟模块(6)输入具有相位差的差分对信号的第一时钟芯片(U1A)；所述后级时钟模块(6)包括N/2块与N通道的ADC差分匹配的第二时钟芯片(U2A)，所述N/2块第二时钟芯片(U2A)分别连接到第一时钟芯片(U1A)的输出端。

【技术特征摘要】
1.一种高速ADC交织采样系统，其特征在于：包括差分电路(a)和时钟电路(b)，所述差分电路(a)和时钟电路(b)分别与N通道的ADC通过差分对传输线连接；所述差分电路(a)包括顺序级联的第一变压器(T1)和第二变压器(T2)，以及用于向N通道的ADC分别输入差分对信号的信号输出模块(4)，所述信号输出模块(4)的输入端连接到第二变压器(T2)的输出端；所述时钟电路(b)包括用于向N通道的ADC分别输入差分对时钟信号的后级时钟模块(6)，以及用于向后级时钟模块(6)输入具有相位差的差分对信号的第一时钟芯片(U1A)；所述后级时钟模块(6)包括N/2块与N通道的ADC差分匹配的第二时钟芯片(U2A)，所述N/2块第二时钟芯片(U2A)分别连接到第一时钟芯片(U1A)的输出端。2.根据权利要求1所述的一种高速ADC交织采样系统，其特征在于：所述差分电路(a)还包括用于向第一变压器(T1)输入单端信号的第一输入模块(1)，所述第一输入模块(1)连接到第一变压器(T1)的输入端。3.根据权利要求1所述的一种高速ADC交织采样系统，其特征在于：所述差分电路(a)还包括用于作为第二变压器(T2)的输出匹配的匹配模块(2)，所述匹配模块(2)连接到第二变压器(T2...

【专利技术属性】
技术研发人员：谭洪舟，赵江波，路崇，李宇，
申请(专利权)人：佛山市顺德区中山大学研究院，广东顺德中山大学卡内基梅隆大学国际联合研究院，中山大学，
类型：发明
国别省市：广东,44