具有倾斜栅电极的三维半导体存储器件制造技术

一种三维半导体存储器件包括包含单元阵列区域和接触区域的衬底、包含顺序地堆叠在衬底上的栅电极的堆叠结构、穿透堆叠结构的垂直结构、以及连接到接触区域中的栅电极的端部的单元接触插塞。栅电极的端部的上表面相对于单元阵列区域中的衬底的上表面具有锐角。

Three dimensional semiconductor memory device with tilted gate electrode

A three-dimensional semiconductor memory device includes a substrate comprising a cell array area and a contact area, a stacked structure comprising a grid electrode sequentially stacked on the substrate, a vertical structure penetrating the stacked structure, and a unit contact plug connected to the end of the grid electrode in the contact area. The upper surface of the end of the gate electrode has an acute angle relative to the upper surface of the substrate in the cell array area.

【技术实现步骤摘要】
具有倾斜栅电极的三维半导体存储器件
本专利技术构思的示例实施方式涉及三维半导体器件，更具体地，涉及具有提高的可靠性的三维半导体存储器件。
技术介绍
半导体器件可以高度集成以满足对高性能和低成本的需求。例如，二维(2D)或平面半导体器件的集成度可以与单位存储单元所需的面积有关。因此，2D或平面半导体器件的集成密度可以与用于器件的精细图案形成的技术有关。然而，在2D或平面半导体制造工艺中，这样的精细图案形成会需要高成本的设备。为了帮助缓解该限制，已经开发了包括三维存储单元的三维(3D)半导体器件。然而，在与二维半导体器件相比降低其每位制造成本的同时，用于制造具有高可靠性的三维半导体器件的改善的工艺技术可以实现额外的益处。
技术实现思路
根据本专利技术构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域和接触区域；堆叠结构，其包括顺序地堆叠在衬底上的栅电极；垂直结构，其穿透堆叠结构；以及单元接触插塞，其连接到接触区域中的栅电极的端部。接触区域中的栅电极的端部的上表面可以相对于单元阵列区域中的衬底的上表面具有锐角。根据本专利技术构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域、外围电路区域以及在单元阵列区域与外围电路区域之间的接触区域；堆叠结构，其包括顺序地堆叠在单元阵列区域和接触区域中的衬底上的栅电极；垂直结构，其穿透堆叠结构；以及单元接触插塞，其连接到接触区域中的栅电极的端部。单元阵列区域和接触区域中的衬底可以具有从外围电路区域中的衬底的上表面凹入的上表面。栅电极的端部的上表面可以位于与外围电路区域中的衬底的上表面不同的水平面处。单元接触插塞可以具有基本相同的垂直长度。根据本专利技术构思的示例实施方式，一种三维半导体存储器件可以包括：衬底，其包括单元阵列区域和接触区域；多个栅电极，所述多个栅电极堆叠在衬底上并且从单元阵列区域延伸到接触区域；以及多个第一单元接触插塞，所述多个第一单元接触插塞中的各个第一单元接触插塞在接触区域中连接到栅电极中的各个栅电极。所述多个第一单元接触插塞中的各个第一单元接触插塞可以延伸基本相等的距离，以在接触区域中连接到所述多个栅电极中的各个栅电极。附图说明图1是示出根据本专利技术构思的示例实施方式的三维半导体器件的单元阵列的电路图。图2是示出根据本专利技术构思的示例实施方式的三维半导体器件的俯视图。图3示出根据本专利技术构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。图4是根据本专利技术构思的示例实施方式的示出图3的部分A的放大图。图5是示出根据本专利技术构思的示例实施方式的三维半导体器件的俯视图。图6A示出根据本专利技术构思的示例实施方式的三维半导体器件，并且是沿图5的线I-I'截取的剖视图。图6B示出根据本专利技术构思的示例实施方式的三维半导体器件，并且是沿图5的线II-II'截取的剖视图。图7是示出根据本专利技术构思的示例实施方式的三维半导体器件中的衬底的接触区域中设置的栅电极的端部的透视图。图8示出根据本专利技术构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。图9是示出根据本专利技术构思的示例实施方式的三维半导体器件的剖视图。图10A至10I示出制造根据本专利技术构思的示例实施方式的三维半导体器件的方法，并且是沿图2的线I-I'截取的剖视图。具体实施方式现在将参照其中示出了一些示例实施方式的附图更全面地描述各种各样的示例实施方式。然而，本专利技术构思可以以许多替代形式被体现，并且不应被解释为仅限于在此陈述的示例实施方式。图1是示出根据本专利技术构思的示例实施方式的三维半导体器件的单元阵列的电路图。参照图1，三维半导体器件可以包括公共源极线CSL、多个位线BL0-BL2、以及在公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。公共源极线CSL可以是衬底(例如半导体衬底)上的导电层、或衬底中的杂质区域。位线BL0-BL2可以是衬底上的导电图案(例如金属线)，并且可以与衬底间隔开。位线BL0-BL2可以被布置成二维阵列。单元串CSTR中的各单元串可以连接到位线BL0-BL2中的一个。连接到位线BL0-BL2中的特定位线的单元串CSTR可以彼此并联连接。单元串CSTR的每个可以由地选择晶体管GST、连接到位线BL0-BL2中的一个的串选择晶体管SST、以及在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT构成。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。此外，公共源极线CSL与位线BL0-BL2之间的地选择线GSL、多个字线WL0-WL3和多个串选择线SSL0-SSL2可以连接到地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的各个栅电极。地选择晶体管GST可以每个设置在离衬底基本相同的距离处，并且其栅电极可以共同连接到地选择线GSL以处于相同的电位。地选择线GSL可以设置在公共源极线CSL与紧邻于其的存储单元晶体管MCT之间。设置在离公共源极线CSL基本相同的距离处的存储单元晶体管MCT的栅电极也可以共同连接到字线WL0-WL3中的一个以处于相同的电位。因为一个单元串CSTR由设置在离公共源极线CSL不同的距离处的多个存储单元晶体管MCT构成，所以多层字线WL0-WL3可以设置在公共源极线CSL与位线BL0-BL2之间。地选择晶体管GST和串选择晶体管SST以及存储单元晶体管MCT可以每个是使用沟道结构作为沟道区域的MOS场效应晶体管(MOSFET)。虽然图1示出了三个位线BL0-BL2、四个字线WL0-WL3和三个串选择线SSL0-SSL2，但是将理解，这些构造仅是示例，并且另外的量是可行的而不偏离本专利技术构思。类似地，将理解，图1中所示的布局是示意性的，并且在保持图1中所示的电构造的同时，根据本专利技术构思的另外的物理布局是可行的。图2是示出根据示例实施方式的三维半导体器件的俯视图。图3示出根据本专利技术构思的示例实施方式的三维半导体器件，并且是沿图2的线I-I'截取的剖视图。图4是根据本专利技术构思的示例实施方式的示出图3的部分A的放大图。参照图2和3，衬底100可以包括单元阵列区域CAR、外围电路区域PR以及在单元阵列区域CAR与外围电路区域PR之间的接触区域CR。单元阵列区域CAR和接触区域CR中的衬底100的上表面可以从外围电路区域PR中的衬底100的上表面凹入。例如，单元阵列区域CAR中的衬底100的上表面可以位于比外围电路区域PR中的衬底100的上表面更低的水平面处。在一些实施方式中，单元阵列区域CAR中的衬底100的上表面可以平行于外围电路区域PR中的衬底100的上表面。在一些实施方式中，接触区域CR中的衬底100的上表面可以在单元阵列区域CAR中的衬底100的上表面与外围电路区域PR中的衬底100的上表面之间。相对于外围电路区域PR和/或单元阵列区域CAR中的衬底100的上表面，接触区域CR中的衬底100的上表面可以具有第一倾斜角度θ1(例如约10°到约50°的锐角)。衬底100可以包括硅衬底、硅锗衬底、锗衬底或单晶硅衬底上生长的单晶外延层。外围电路晶体管可以设置在衬底100的外围电路区域PR中。外围电路晶体管可以包括PMOS晶体管和/或NMOS晶体管本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：衬底，其包括单元阵列区域和接触区域；堆叠结构，其包括顺序地堆叠在所述衬底上的栅电极；垂直结构，其穿透所述堆叠结构；以及单元接触插塞，其连接到所述接触区域中的所述栅电极的端部，其中所述接触区域中的所述栅电极的所述端部的上表面相对于所述单元阵列区域中的所述衬底的上表面具有第一锐角。

【技术特征摘要】
2017.02.03 KR 10-2017-00157251.一种三维半导体存储器件，包括：衬底，其包括单元阵列区域和接触区域；堆叠结构，其包括顺序地堆叠在所述衬底上的栅电极；垂直结构，其穿透所述堆叠结构；以及单元接触插塞，其连接到所述接触区域中的所述栅电极的端部，其中所述接触区域中的所述栅电极的所述端部的上表面相对于所述单元阵列区域中的所述衬底的上表面具有第一锐角。2.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最上面的栅电极，其中所述堆叠结构还包括在所述栅电极之间的第一绝缘图案和在所述最上面的栅电极上的第二绝缘图案，以及其中所述第二绝缘图案的上表面相对于所述单元阵列区域中的所述衬底的所述上表面位于比所述栅电极的所述端部的所述上表面更高的水平面处。3.如权利要求1所述的三维半导体存储器件，其中所述衬底还包括邻近于所述接触区域的外围电路区域，以及其中所述栅电极的所述端部的所述上表面在比所述外围电路区域中的所述衬底的上表面更高的水平面处。4.如权利要求1所述的三维半导体存储器件，其中所述衬底还包括外围电路区域，所述接触区域设置在所述单元阵列区域与所述外围电路区域之间，其中所述单元阵列区域中的所述衬底的所述上表面位于比所述外围电路区域中的所述衬底的上表面更低的水平面处，以及其中所述接触区域中的所述衬底的上表面相对于所述单元阵列区域中的所述衬底的所述上表面具有第二锐角并且从所述外围电路区域中的所述衬底的所述上表面延伸到所述单元阵列区域中的所述衬底的所述上表面。5.如权利要求1所述的三维半导体存储器件，其中所述接触区域中的所述栅电极的所述端部离包括所述单元阵列区域中的所述衬底的所述上表面的平面基本上等距。6.如权利要求1所述的三维半导体存储器件，其中所述衬底还包括邻近于所述接触区域的外围电路区域，所述接触区域设置在所述单元阵列区域与所述外围电路区域之间。7.如权利要求6所述的三维半导体存储器件，还包括：外围栅电极，其在所述外围电路区域中；源极/漏极区域，其在所述外围栅电极的相反侧的所述衬底中；以及外围接触插塞，其连接到所述源极/漏极区域中的至少一个，其中所述外围接触插塞的垂直长度小于所述堆叠结构的垂直长度。8.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最下面的栅电极，其中所述单元接触插塞包括连接到所述最下面的栅电极的端部的第一单元接触插塞，以及其中所述第一单元接触插塞的垂直长度小于所述堆叠结构的垂直长度。9.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最下面的栅电极、最上面的栅电极以及在所述最下面的栅电极与所述最上面的栅电极之间的中间栅电极，其中所述单元接触插塞包括连接到所述最下面的栅电极的端部的第一单元接触插塞、以及连接到所述中间栅电极中的各个中间栅电极的端部的第二单元接触插塞，以及其中所述第一单元接触插塞的垂直长度基本上等于所述第二单元接触插塞的垂直长度。10.如权利要求1所述的三维半导体存储器件，其中所述栅电极包括最上面的栅电极，其中所述衬底还包括外围电路区域，以及其中所述堆叠结构还包括在所述最上面的栅电极上的最上面的绝缘图案。11.如权利要求10所述的三维半导体存储器件，还包括：层间绝缘图案，其在所述接触区域和所述外围电路区域中，所述层间绝缘图案的上表面与所述最上面的绝缘图案的上表面基本上共平面，其中所述堆叠结构垂直...

【专利技术属性】
技术研发人员：申重植，朴志勋，孙龙勋，禹钟昊，郑恩宅，车俊昊，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR