A three-dimensional semiconductor memory device includes a substrate comprising a cell array area and a contact area, a stacked structure comprising a grid electrode sequentially stacked on the substrate, a vertical structure penetrating the stacked structure, and a unit contact plug connected to the end of the grid electrode in the contact area. The upper surface of the end of the gate electrode has an acute angle relative to the upper surface of the substrate in the cell array area.
【技术实现步骤摘要】
具有倾斜栅电极的三维半导体存储器件
本专利技术构思的示例实施方式涉及三维半导体器件,更具体地,涉及具有提高的可靠性的三维半导体存储器件。
技术介绍
半导体器件可以高度集成以满足对高性能和低成本的需求。例如,二维(2D)或平面半导体器件的集成度可以与单位存储单元所需的面积有关。因此,2D或平面半导体器件的集成密度可以与用于器件的精细图案形成的技术有关。然而,在2D或平面半导体制造工艺中,这样的精细图案形成会需要高成本的设备。为了帮助缓解该限制,已经开发了包括三维存储单元的三维(3D)半导体器件。然而,在与二维半导体器件相比降低其每位制造成本的同时,用于制造具有高可靠性的三维半导体器件的改善的工艺技术可以实现额外的益处。
技术实现思路
根据本专利技术构思的示例实施方式,一种三维半导体存储器件可以包括:衬底,其包括单元阵列区域和接触区域;堆叠结构,其包括顺序地堆叠在衬底上的栅电极;垂直结构,其穿透堆叠结构;以及单元接触插塞,其连接到接触区域中的栅电极的端部。接触区域中的栅电极的端部的上表面可以相对于单元阵列区域中的衬底的上表面具有锐角。根据本专利技术构思的示例实施方式,一种三维半导体存储器件可以包括:衬底,其包括单元阵列区域、外围电路区域以及在单元阵列区域与外围电路区域之间的接触区域;堆叠结构,其包括顺序地堆叠在单元阵列区域和接触区域中的衬底上的栅电极;垂直结构,其穿透堆叠结构;以及单元接触插塞,其连接到接触区域中的栅电极的端部。单元阵列区域和接触区域中的衬底可以具有从外围电路区域中的衬底的上表面凹入的上表面。栅电极的端部的上表面可以位于与外围电路区域中的衬底的上表 ...
【技术保护点】
1.一种三维半导体存储器件,包括:衬底,其包括单元阵列区域和接触区域;堆叠结构,其包括顺序地堆叠在所述衬底上的栅电极;垂直结构,其穿透所述堆叠结构;以及单元接触插塞,其连接到所述接触区域中的所述栅电极的端部,其中所述接触区域中的所述栅电极的所述端部的上表面相对于所述单元阵列区域中的所述衬底的上表面具有第一锐角。
【技术特征摘要】
2017.02.03 KR 10-2017-00157251.一种三维半导体存储器件,包括:衬底,其包括单元阵列区域和接触区域;堆叠结构,其包括顺序地堆叠在所述衬底上的栅电极;垂直结构,其穿透所述堆叠结构;以及单元接触插塞,其连接到所述接触区域中的所述栅电极的端部,其中所述接触区域中的所述栅电极的所述端部的上表面相对于所述单元阵列区域中的所述衬底的上表面具有第一锐角。2.如权利要求1所述的三维半导体存储器件,其中所述栅电极包括最上面的栅电极,其中所述堆叠结构还包括在所述栅电极之间的第一绝缘图案和在所述最上面的栅电极上的第二绝缘图案,以及其中所述第二绝缘图案的上表面相对于所述单元阵列区域中的所述衬底的所述上表面位于比所述栅电极的所述端部的所述上表面更高的水平面处。3.如权利要求1所述的三维半导体存储器件,其中所述衬底还包括邻近于所述接触区域的外围电路区域,以及其中所述栅电极的所述端部的所述上表面在比所述外围电路区域中的所述衬底的上表面更高的水平面处。4.如权利要求1所述的三维半导体存储器件,其中所述衬底还包括外围电路区域,所述接触区域设置在所述单元阵列区域与所述外围电路区域之间,其中所述单元阵列区域中的所述衬底的所述上表面位于比所述外围电路区域中的所述衬底的上表面更低的水平面处,以及其中所述接触区域中的所述衬底的上表面相对于所述单元阵列区域中的所述衬底的所述上表面具有第二锐角并且从所述外围电路区域中的所述衬底的所述上表面延伸到所述单元阵列区域中的所述衬底的所述上表面。5.如权利要求1所述的三维半导体存储器件,其中所述接触区域中的所述栅电极的所述端部离包括所述单元阵列区域中的所述衬底的所述上表面的平面基本上等距。6.如权利要求1所述的三维半导体存储器件,其中所述衬底还包括邻近于所述接触区域的外围电路区域,所述接触区域设置在所述单元阵列区域与所述外围电路区域之间。7.如权利要求6所述的三维半导体存储器件,还包括:外围栅电极,其在所述外围电路区域中;源极/漏极区域,其在所述外围栅电极的相反侧的所述衬底中;以及外围接触插塞,其连接到所述源极/漏极区域中的至少一个,其中所述外围接触插塞的垂直长度小于所述堆叠结构的垂直长度。8.如权利要求1所述的三维半导体存储器件,其中所述栅电极包括最下面的栅电极,其中所述单元接触插塞包括连接到所述最下面的栅电极的端部的第一单元接触插塞,以及其中所述第一单元接触插塞的垂直长度小于所述堆叠结构的垂直长度。9.如权利要求1所述的三维半导体存储器件,其中所述栅电极包括最下面的栅电极、最上面的栅电极以及在所述最下面的栅电极与所述最上面的栅电极之间的中间栅电极,其中所述单元接触插塞包括连接到所述最下面的栅电极的端部的第一单元接触插塞、以及连接到所述中间栅电极中的各个中间栅电极的端部的第二单元接触插塞,以及其中所述第一单元接触插塞的垂直长度基本上等于所述第二单元接触插塞的垂直长度。10.如权利要求1所述的三维半导体存储器件,其中所述栅电极包括最上面的栅电极,其中所述衬底还包括外围电路区域,以及其中所述堆叠结构还包括在所述最上面的栅电极上的最上面的绝缘图案。11.如权利要求10所述的三维半导体存储器件,还包括:层间绝缘图案,其在所述接触区域和所述外围电路区域中,所述层间绝缘图案的上表面与所述最上面的绝缘图案的上表面基本上共平面,其中所述堆叠结构垂直...
【专利技术属性】
技术研发人员:申重植,朴志勋,孙龙勋,禹钟昊,郑恩宅,车俊昊,
申请(专利权)人:三星电子株式会社,
类型:发明
国别省市:韩国,KR
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