半导体元件及其形成方法技术

本发明专利技术公开一种半导体元件及其形成方法，半导体元件包含多个位线、晶体管、介电层、多个插塞以及盖层。多个位线设置在基底的存储器区；晶体管设置在基底的周边区。多个插塞设置在介电层内，并分别位于存储器区与周边区内。盖层是同时设置在该存储器区与该周边区内，位于周边区内的盖层介于多个插塞之间，并使一部分的介电层位于盖层与多个晶体管之间。

Semiconductor component and forming method thereof

The invention discloses a semiconductor element and a forming method thereof. The semiconductor element comprises a plurality of bit lines, transistors, dielectric layers, a plurality of plugs and a cover layer. A plurality of bit lines are arranged in the memory area of the base, and the transistors are arranged in the peripheral area of the substrate. A plurality of plugs are arranged in the dielectric layer, and are respectively located in the memory area and the peripheral area. The cover layer is arranged in the memory area and the surrounding area at the same time. The cover layer in the peripheral area is between a plurality of plugs, and a part of the dielectric layer is located between the cover layer and a plurality of transistors.

【技术实现步骤摘要】
半导体元件及其形成方法
本专利技术涉及一种半导体元件及其制作工艺，特别是涉及一种随机动态处理存储器元件及其制作工艺。
技术介绍
随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamicrandomaccessmemory,DRAM)的设计也必须符合高集成度及高密度的要求。对于具备凹入式栅极结构的动态随机存取存储器而言，由于其可以在相同的半导体基底内获得更长的载流子通道长度，以减少电容结构的漏电情形产生，因此在目前主流发展趋势下，其已逐渐取代仅具备平面栅极结构的动态随机存取存储器。一般来说，具备凹入式栅极结构的动态随机存取存储器是由数目庞大的存储单元(memorycell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一晶体管元件与一电荷贮存装置串联组成，以接收来自于字符线(wordline,WL)及位线(bitline,BL)的电压信号。因应产品需求，阵列区中的存储单元密度须持续提升，造成相关制作工艺与设计上的困难度与复杂度不断增加。举例来说，内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(lineresistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasiticcapacitance,C)变大。因此，使得信号因电阻与电容间延迟(RCdelay)的状况增加，对于存储单元的操作与效能均有负面的影响。因此，现有技术还待进一步改良以有效提升相关存储器元件的效能及可靠度。
技术实现思路
本专利技术的一目的在于提供一种半导体元件的形成方法，其是制作工艺简化的前提下，在各位线与各存储节点之间形成一空隙层。由此，可利用具低阻值的空隙层来改善电阻增加与电容间延迟的状况。本专利技术的另一目的在于提供一种半导体元件，其是在各位线与各存储节点之间设置一空隙层，由此改善电阻增加与电容间延迟的状况。为达上述目的，本专利技术的一实施例提供一种半导体元件的形成方法，其包含以下步骤。首先，提供一基底，该基底包含一存储器区与一周边区。在该基底的该存储器区形成多个位线，各该位线的两侧形成有一复合间隙壁，该复合间隙壁包含一中间硅层，并且，在该基底的该周边区形成至少一栅极结构。然后，形成一介电层，该介电层覆盖在该存储器区与该周边区上。在该介电层内形成多个插塞。后续，移除该复合间隙壁的该中间硅层，以在该复合间隙壁内形成一空隙层，并形成一盖层，覆盖在该空隙层与该介电层上。为达上述目的，本专利技术的一实施例提供一种半导体元件，其包含多个位线、至少一晶体管、一介电层、多个第一插塞、多个第二插塞以及一盖层。该些位线设置在一基底的一存储器区上，其中各该位线的两侧具有一复合间隙壁，该复合间隙壁包含一第一层、一空隙层与一第三层。该晶体管是设置在该基底的一周边区上。该介电层是设置在该基底上，覆盖该些位线与该晶体管。该些第一插塞是设置该介电层内，并位于该存储器区内。该些第二插塞是设置该介电层内，并位于该周边区内。该盖层是设置在该存储器区与该周边区内，其中，位于该周边区内的该盖层是介于该些第二插塞之间，并使一部分的该介电层位于该盖层与该晶体管之间。本专利技术的形成方法，是在存储节点与其接触垫形成后，直接利用该接触垫作为蚀刻掩模来形成位于各位线之间的空隙层。而该空隙层是通过移除复合间隙壁中唯一由含硅材质构成的中间硅层而形成，由此，可在避免影响其他区域内制作工艺的前提下，形成空隙层。本实施例的方法不仅具有制作工艺简化的效果，更可使所形成的元件具有较佳的元件效能。附图说明图1至图9为本专利技术较佳实施例中半导体元件的形成方法的步骤示意图，其中：图1为一半导体元件于形成方法之初的剖面示意图；图2为一半导体元件于形成间隙壁后的剖面示意图；图3为一半导体元件于形成介电层后的剖面示意图；图4为一半导体元件于形成一沟槽后的剖面示意图；图5为一半导体元件于形成另一沟槽后的剖面示意图；图6为一半导体元件于形成金属导电层后的剖面示意图；图7为一半导体元件于形成插塞后的剖面示意图；图8为一半导体元件于形成空隙层后的剖面示意图；以及图9为一半导体元件于形成盖层后的剖面示意图。主要元件符号说明100基底101存储器区102周边区110浅沟槽隔离120栅极介电层160位线160a位线接触插塞161半导体层163阻障层165金属层167掩模层170、190接触沟槽171导体层175、195插塞180栅极结构181栅极层183阻障层185金属层187掩模层200侧壁材料层201侧壁层210复合间隙壁211、212第一层间隙壁213第二层间隙壁213a空隙层215第三层间隙壁220层间介电层230金属导电层240、241、242盖层D方向具体实施方式为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的数个较佳实施例，并配合所附附图，详细说明本专利技术的构成内容及所欲达成的功效。请参照图1至图9，所绘示者为本专利技术较佳实施例中，半导体元件的形成方法的步骤示意图。本实施例是提供一存储器元件的形成方法，例如是一随机动态处理存储器(dynamicrandomaccessmemory,DRAM)元件。该存储器元件包含有至少一晶体管元件(未绘示)以及至少一电容结构(未绘示)，以作为随机动态处理存储器阵列中的最小组成单元(memorycell)并接收来自于位线160及字符线(未绘示)的电压信号。该存储器元件包含一基底100，例如是一硅基底、含硅基底(如SiC,SiGe等)或硅覆绝缘(silicon-on-insulator,SOI)基底等，基底100上还定义有一存储器区(cellregion)101及一周边区(peripheryregion)102。在本实施例中，基底100上形成有至少一浅沟槽隔离shallowtrenchisolation,STI)110，浅沟槽隔离110是同时形成在存储器区101与周边区102，而可在基底100定义出多个主动区(activearea,AA,未绘示)。浅沟槽隔离110的制作工艺例如是先利用蚀刻方式而于基底100中形成多个沟槽，再于该沟槽中填入一绝缘材料(如氧化硅或氮氧化硅等)而形成，但并不以此为限。此外，基底100的存储器区101内还可形成有多个埋藏式栅极(未绘示)，该些埋藏式栅极较佳是相互平行地沿着同一方向(未绘示)延伸，并横跨该些主动区，而作为该存储器元件的埋藏式字符线(buriedwordline,BWL,未绘示)。而基底100的存储器区101上则可形成有多个位线160，其是相互平行地沿着垂直于该些埋藏式字符线的一方向D延伸，并同时横跨该主动区与位于基底100内的该些埋藏式字符线。各位线160例如包含依序堆叠的一半导体层161、一阻障层163、一金属层165与一掩模层167，其中，部分位线160下方还形成有一位线接触插塞(bitlinecontact,BLC)160a，其是与位线160的半导体层161一体成形，如图1所示。另一方面，在基底100的周边区102上，则形成有至少一栅极结构180，其例如包含依序堆叠的一栅极介电层120、一栅极层181、一阻障层183、一金属层185与一掩模层187，如图1所示。在一实施例中，栅极结构180的栅极层181与位线160的半导体层161例如是一并形成，而同时包含多晶硅(polysilicon本文档来自技高网...

【技术保护点】
1.一种半导体元件的形成方法，其特征在于包含：提供一基底，该基底包含存储器区与周边区；在该基底的该存储器区形成多个位线，各该位线的两侧形成一复合间隙壁，该复合间隙壁包含中间硅层；在该基底的周边区形成至少一栅极结构；形成一介电层，该介电层覆盖在该存储器区与该周边区上；在该介电层内形成多个插塞，该些插塞分别位于该存储器区与该周边区内；移除该复合间隙壁的该中间硅层，以在该复合间隙壁内形成一空隙层；以及形成一盖层，覆盖在该空隙层与该介电层上。

【技术特征摘要】
1.一种半导体元件的形成方法，其特征在于包含：提供一基底，该基底包含存储器区与周边区；在该基底的该存储器区形成多个位线，各该位线的两侧形成一复合间隙壁，该复合间隙壁包含中间硅层；在该基底的周边区形成至少一栅极结构；形成一介电层，该介电层覆盖在该存储器区与该周边区上；在该介电层内形成多个插塞，该些插塞分别位于该存储器区与该周边区内；移除该复合间隙壁的该中间硅层，以在该复合间隙壁内形成一空隙层；以及形成一盖层，覆盖在该空隙层与该介电层上。2.依据权利要求1所述的半导体元件的形成方法，其特征在于，该盖层与该些插塞的顶表面齐平。3.依据权利要求1所述的半导体元件的形成方法，其特征在于，该盖层接触该些插塞。4.依据权利要求3所述的半导体元件的形成方法，其特征在于，该些插塞的形成还包含：在该介电层内形成位于存储器区内的多个第一插塞；以及在该介电层内形成位于周边区内的多个第二插塞。5.依据权利要求4所述的半导体元件的形成方法，其特征在于，该盖层是形成在该些第二插塞之间，使一部分的介电层位于该盖层与该栅极结构之间。6.依据权利要求4所述的半导体元件的形成方法，其特征在于，该些第二插塞是在该第一插塞形成后形成。7.依据权利要求1所述的半导体元件的形成方法，其特征在于，还包含：在该介电层内形成多个沟槽；形成一导电层，填入该些沟槽；以及图案化该导电层，以形成该些插塞。8.依据权利要求1所述的半导体元件的形成方法，其特征在于，该介电层相对于该中间硅层具有蚀刻选择。9.依据权利要求1所述的半导体元件的形成方法，其特征在于，还包含：在各该位线的两侧形成一第一层；在该第一层上形成该中间硅层；以及在该中间硅层上形成一第三层，其中该第一层与该第三层具有...

【专利技术属性】
技术研发人员：张峰溢，李甫哲，陈界得，
申请(专利权)人：联华电子股份有限公司，福建省晋华集成电路有限公司，
类型：发明
国别省市：中国台湾,71