一种实时故障注入时序资源优化方法及其系统技术方案

本发明专利技术涉及电力电子数字仿真技术领域，公开了一种实时故障注入时序资源优化方法及其系统，以能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境；本发明专利技术的方法包括建立传动系统模型，采用FPGA开发平台分析对应传动系统模型的时序逻辑电路；遍历时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，建立传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图

A real-time fault injection timing resource optimization method and its system

The invention relates to the technical field of power electronics digital simulation, and discloses a real-time fault injection timing resource optimization method and its system, which can solve the timing error problem of FPGA in the case of fault injection and optimize the logic resources of FPGA, so as to provide a stability for the real-time simulation and fault injection of high-speed train transmission control system. The method of the invention includes establishing the transmission system model, using the FPGA development platform to analyze the timing logic circuit of the corresponding transmission system model, traversing the timing start-end pairs in the timing logic circuit and the combinational logic circuit among them, and establishing the timing of the transmission system model in the normal operation state. Ordered digraph GO and initial directed digraph in fault running state

【技术实现步骤摘要】
一种实时故障注入时序资源优化方法及其系统
本专利技术涉及电力电子数字仿真
，尤其涉及一种实时故障注入时序资源优化方法及其系统。
技术介绍
随着现代轨道交通技术的不断发展，高速列车的安全性已经成为高速铁路运行与发展的首要问题，传动控制系统作为高速列车运行安全的关键系统之一，也是高速列车高发故障的主要来源之一，为了传动控制系统的安全可靠运行，同时降低研发成本、缩短研制周期和车上调试时间、减少验证时间，所有故障诊断技术在投入运行使用之前，都必须通过实验室的实时仿真实验验证。目前，现有实时仿真实验多采用硬件在环的仿真方式，其中现场可编程逻辑门FPGA被广泛运用在硬件在环仿真实验当中，尽管FPGA具有强大并行处理能力和灵活可重配置能力，能够精确快速地对模型中的常微分方程进行解算，但由于传动控制系统主电路包含变压器、变流器和电机等多个部件模型，使得模型解算过程大量占用FPGA逻辑资源，特别是在进行实时故障注入时，加入故障注入信号模型会带来一系列问题，例如模型解算的时序错误，并增加FPGA逻辑资源的占用。因此，现需提供一种能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境的实时故障注入时序资源优化方法及其系统。
技术实现思路
本专利技术目的在于提供一种实时故障注入时序资源优化方法及其系统，以解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠的模拟环境。为实现上述目的，本专利技术提供了一种传动控制系统实时故障注入时序资源优化方法，包括以下步骤：S1：建立传动系统模型，采用FPGA开发平台分析对应所述传动系统模型的时序逻辑电路；S2：遍历所述时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图Gfn(0)；S3：遍历所述正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历所述故障运行状态下的时序有向图Gfn(0)中的每条时序路径的时间裕量，得到第二时间裕量集，然后选取所述第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割；S4：基于上述步骤S3迭代更新计算所述第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图Gfn(kn)。优选地，所述步骤S2具体包括以下步骤：S21：定义FPGA中所有时序逻辑电路的时序起点终点对集合(VS,VF)为：(VS,VF)＝{(vS1,vF1),L,(vSi,vFi),L,(vSj,vFj)}，j∈N+式中，VS为时序逻辑电路中相邻两个翻转寄存器的前一个翻转寄存器的输出节点，VF为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点，(vS1,vF1)为时序逻辑电路中第一对时序起点终点对，(vSi,vFi)为时序逻辑电路中第i对时序起点终点对，(vSj,vFj)为时序逻辑电路中第j对时序起点终点对，j为端点对总数；S22：根据每对时序起点终点对(vSi,vFi)之间的组合逻辑电路CLi，定义CLi的时序有向子图Gi(Vi,Ei)为：Gi(Vi,Ei),i∈{1,2,L,j}；式中，Vi为CLi中每个逻辑运算符的输入与输出节点，且Ei为每个逻辑运算符的输入与输出节点之间的有向边，且mi为vSi与vFi之间的输入输出节点个数；S23：遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在正常运行状态下的时序有向图GO：GO＝{GO1,GO2,L,GOi,L，GOJ}；式中，GOi(VOi,EOi),i∈{1,2,L,J}，J为GO中时序有向子图个数，且J∈{1,2,L,j}；S24：加入故障注入信号模型fn，遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在故障运行状态下的初始时序有向图式中，为中时序有向子图个数，且优选地，所述步骤S3具体包括以下步骤：S31：定义CLi中每条有向边Ei对应的计算时间延迟δi为：S32：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的实际时间延迟tA(vFi)为：式中，IN(vFi)为指向时序终点vFi所有时序路径上的时间节点集合，δimi,Fi为有向边eimi,Fi上存在的时间延迟；S33：对于每个时序终点vFi∈VF，定义计算结果传输到该时序终点的时间延迟期望值tR(vFi)为：tR(vFi)＝τ；式中，τ为FPGA的固有时钟大小；S34：对于每个时序终点vFi∈VF，根据所述步骤S32和S33，定义时间裕量Slack为：slack(vFi)＝tR(vFi)-tA(vFi)；S35：遍历所述正常运行状态下的时序有向图GO中的每条时序路径得到第一时间裕量集，并寻找所述第一时间裕量集中的最小时间裕量与最大时间裕量S36：遍历所述故障运行状态下的时序有向图中每条时序路径得到第二时间裕量集，并寻找所述第二时间裕量集中的最小时间裕量与最大时间裕量并记录的时序路径其中优选地，所述步骤S4具体包括以下步骤：S41：在的时序路径上，加入新的翻转寄存器，将时序起点终点对之间的时序路径分割为多个时序有向子图，并对实时故障注入时序有向图进行迭代更新，得到更新后的实时故障注入时序有向图S42：对每一次迭代更新后的故障注入时序有向图计算时间裕量为：式中，slackk-1为加入k-1个翻转寄存器后的时间裕量，为时序路径上的延迟敏感度，△L(k)为加入第k-1个与第k个翻转寄存器之间的时序路径长度变化量；S43：以为条件计算得到加入的翻转寄存器个数kn，最终得到更新后的在故障运行状态下的时序有向图与上述方法相对应地，本专利技术还提供一种传动控制系统实时故障注入时序资源优化系统，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其中，所述处理器执行所述程序时实现上述方法的步骤。本专利技术具有以下有益效果：本专利技术提供一种传动控制系统实时故障注入时序资源优化方法及其系统，通过遍历传动系统模型中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图然后遍历正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历故障运行状态下的时序有向图中的每条时序路径的时间裕量，得到第二时间裕量集，选取第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割，并迭代更新计算第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图该方法和系统能解决故障注入情况下的FPGA时序错误问题，同时优化FPGA逻辑资源，可为高速列车传动控制系统的实时仿真与故障注入提供一个稳定可靠本文档来自技高网...

【技术保护点】
1.一种传动控制系统实时故障注入时序资源优化方法，其特征在于，包括以下步骤：S1：建立传动系统模型，采用FPGA开发平台分析对应所述传动系统模型的时序逻辑电路；S2：遍历所述时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图

【技术特征摘要】
1.一种传动控制系统实时故障注入时序资源优化方法，其特征在于，包括以下步骤：S1：建立传动系统模型，采用FPGA开发平台分析对应所述传动系统模型的时序逻辑电路；S2：遍历所述时序逻辑电路中所有时序起点终点对以及其间的组合逻辑电路，分别建立所述传动系统模型在正常运行状态下的时序有向图GO和在故障运行状态下的初始时序有向图S3：遍历所述正常运行状态下的时序有向图GO中的每条时序路径的时间裕量，得到第一时间裕量集；遍历所述故障运行状态下的时序有向图中的每条时序路径的时间裕量，得到第二时间裕量集，然后选取所述第二时间裕量集中小于0的时序路径，在该时序路径中加入新的翻转寄存器对该时序路径进行分割；S4：基于上述步骤S3迭代更新计算所述第二时间裕量集中每条时序路径的时间裕量，直至每条时序路径的时间裕量大于等于0且小于GO中的最小时间裕量，以得到加入的翻转寄存器个数kn，和更新后的在故障运行状态下的时序有向图2.根据权利要求1所述的传动控制系统实时故障注入时序资源优化方法，其特征在于，所述步骤S2具体包括以下步骤：S21：定义FPGA中所有时序逻辑电路的时序起点终点对集合(VS,VF)为：(VS,VF)＝{(vS1,vF1),L,(vSi,vFi),L,(vSj,vFj)}，j∈N+式中，VS为时序逻辑电路中相邻两个翻转寄存器的前一个翻转寄存器的输出节点，VF为时序逻辑电路中相邻两个翻转寄存器的后一个翻转寄存器的输入节点，(vS1,vF1)为时序逻辑电路中第一对时序起点终点对，(vSi,vFi)为时序逻辑电路中第i对时序起点终点对，(vSj,vFj)为时序逻辑电路中第j对时序起点终点对，j为端点对总数；S22：根据每对时序起点终点对(vSi,vFi)之间的组合逻辑电路CLi，定义CLi的时序有向子图Gi(Vi,Ei)为：Gi(Vi,Ei),i∈{1,2,L,j}；式中，Vi为CLi中每个逻辑运算符的输入与输出节点，且Ei为每个逻辑运算符的输入与输出节点之间的有向边，且mi为vSi与vFi之间的输入输出节点个数；S23：遍历时序逻辑电路中所有时序起点终点对(vSi,vFi)和组合逻辑电路CLi中的时序路径，建立所述传动系统模型在正常运行状态下的时序有向图GO：GO＝{GO1,GO2,L,GOi,L，GOJ}；式中，GOi(VOi,EOi),i∈{1,2,L,J}，J为GO中时序有向子图个...

【专利技术属性】
技术研发人员：阳春华，杨笑悦，彭涛，刘博，杨超，陈志文，陶宏伟，
申请(专利权)人：中南大学，
类型：发明
国别省市：湖南,43