一种用于制造高密度MRAM的自对准互联方法技术

本发明专利技术涉及一种用于制造高密度MRAM的自对准互联方法，包括如下步骤：步骤一、沉积底导电电极层、MTJ元件层及金属掩膜层；步骤二、制备柱形MTJ元件，原位沉积用于保护柱形MTJ元件的第一电介质保护层；步骤三、制造底导电电极、沉积用于填充柱形MTJ元件阵列间隙的第二电介质保护层；步骤四、整平第二电介质保护层，暴露柱形MTJ元件上方的第一电介质保护层；步骤五、同时蚀刻第一、第二电介质保护层，暴露柱形MTJ元件上方的金属掩膜层，自对准的在柱形MTJ元件上方形成第二接触孔；步骤六、沉积上导电层。本发明专利技术方法大大增加了MRAM器件的良率；节省一道光刻步骤，大大降低了生产成本及风险。

A self aligned interconnection method for manufacturing high-density MRAM

The invention relates to a self alignment interconnection method for producing high density MRAM, including steps as follows: Step 1, depositing conductive electrode layer, MTJ element layer and metal mask layer; step two, preparing a column type MTJ element, in situ deposition used to protect the first dielectric protection layer of the column MTJ element; step three, making bottom conduction. The electrode and deposition are used to fill the second dielectric protection layer of the cylindrical MTJ element array gap; step four, leveling the second dielectric protection layer, exposing the first dielectric protection layer above the column MTJ element; step five, etching the first and second dielectric protection layer, exposing the metal mask above the column MTJ element, self. A second contact hole is formed on the columnar MTJ element, and step six, the conductive layer is deposited. The method greatly increases the yield of the MRAM device, saves a photolithography step, and greatly reduces the production cost and risk.

【技术实现步骤摘要】
一种用于制造高密度MRAM的自对准互联方法
本专利技术一种用于制造高密度MRAM的自对准互联方法，涉及磁性随机存取存储器(MRAM)或者磁性传感器等涉及到磁隧道结(MTJ)的自旋器件制造
，尤其涉及一种制造高密度MRAM中的MTJ元件与上导电层形成电接触的方法。
技术介绍
磁性随机存取存储器(MagneticRandomAccessMemory，简称MRAM)是一种具有高速读写、非易失性、低功耗、可靠、抗辐照、接近无限次反复擦写次数等诸多优点的非易失性存储技术，其在许多应用中提供优于传统存储器例如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和闪存存储器的优点，因此，其应用前景非常可观。MRAM的核心存储部分是磁隧道结(MagneticTunnelJunction，简称MTJ)元件，通常MRAM是由用电介质侧壁保护而且各单元间分隔开的MTJ元件的阵列构成。其中MTJ元件被制造成独立的柱状(岛状)结构，下方通过底电极或接触孔与下导电层形成互联，上方通过顶电极与上导电层形成互联，中间填充电介质。一般认为MTJ元件特征尺寸越小可获得更大的高低电阻状态差值、更低的电阻状态转换能量，尤其是垂直磁各向异性MTJ(pMTJ)，更有利于实现高密度、低能耗存储，然而，更小的特征尺寸也导致更精密的制造工艺、更高的成本。MRAM的MTJ元件与上导电层形成互联的可能方法主要包括：剥离工艺、套刻工艺以及平坦化工艺。其中剥离工艺对MTJ元件刻蚀后电介质保护层沉积工艺限制较大，一般不会在集成电路互联模块(BEOL)上采用；套刻工艺在MTJ元件特征尺寸进入sub-50nm后，额外的掩膜以及高套刻要求极大地增加了制造成本、降低产品良率；平坦化工艺是现阶段最经济的方法，通过化学机械抛光(CMP)去除MTJ元件上方多余的电介质或绝缘材料，露出MTJ元件预先沉积的金属层，实现MTJ元件与上导电层互联。对于高密度MRAM，元件密集，元件特征尺寸小，采用常规的光刻套刻开口的方案，成本太高。然而采用CMP整平的方案要求顶电极金属(金属掩蔽层)必须有一定的高度及该金属与待平坦化电介质之间必须有很高的去除选择比；然而金属掩蔽层高度太高有会在刻蚀过程中形成阴影效应，极大的限制了刻蚀后侧壁清洗的工艺，而且平坦化的去除选择比并不高。然而刻蚀后侧壁清洗工艺是高性能存储器及保证良率的关键。由于MRAM降低写入电流的需要，MTJ元件的尺寸不断减小，在不断提高MRAM容量、降低耗能的同时也造成了MTJ元件与上导电层形成接触的难度越来越大。因此，寻找一种适合高密度MRAM器件的MTJ元件与上导电层形成接触的方法，成为一个非常关键的问题。
技术实现思路
1.专利技术目的：本专利技术的目的在于提供一种用于制造高密度MRAM的自对准互联方法，以解决现有技术中存在的制造高密度MRAM时MTJ元件与上导电层形成接触的难度大的问题。2.技术方案：为了解决上述背景介绍中遇到的问题，本专利技术提出一种用于制造高密度MRAM的自对准互联方法，该方法包括如下步骤：步骤一、沉积底导电电极层、MTJ元件层及金属掩膜层；步骤二、制备柱形MTJ元件，原位沉积用于保护柱形MTJ元件的第一电介质保护层；步骤三、制造底导电电极、沉积用于填充柱形MTJ元件阵列间隙的第二电介质保护层；步骤四、整平第二电介质保护层，暴露柱形MTJ元件上方的第一电介质保护层；其中，所述的第一电介质保护层与第二电介质保护层采用不同材料，选择合适的整平工艺，第一电介质保护层被整平比第二电介质保护层慢。由于位置较高，柱形MTJ元件上方的第一电介质保护层在整平工艺后被部分暴露；步骤五、同时蚀刻第一、第二电介质保护层，暴露柱形MTJ元件上方的金属掩膜层，自对准的在柱形MTJ元件上方形成第二接触孔。其中，所述的第一电介质保护层与第二电介质保护层采用不同材料，选择合适的蚀刻工艺，第二电介质保护层被蚀刻比第一电介质保护层慢。步骤四中被暴露的第一电介质保护层被蚀刻，暴露出柱形MTJ元件上方的金属掩膜层；步骤六、沉积上导电层。进一步的，所述步骤二可包含制备柱形MTJ元件时，底导电电极层被去除的步骤；进一步的，所述步骤三可不包含制造底导电电极的步骤，直接沉积用于填充柱形MTJ元件阵列间隙的第二电介质保护层；进一步的，在所述步骤四之后，步骤五之前，可以包括在柱形MTJ元件一侧的第二电介质保护层上形成第三掩膜的步骤；优选地，金属掩膜层的材料优选由钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)或钌(Ru)组成的单层或多种材料组成叠层，可以采用诸如物理气相沉积(PVD)、等离子增强化学气相沉积(PECVD)等适当的淀积工艺来形成金属掩膜层。优选地，所述第一电介质保护层可以优先采用等离子增强化学气相沉积(PECVD)、物理气相沉积(PVD)或电子束蒸镀(EBeam)之类合适的工艺淀积氮化物、氮化硅(Si3N4)、或氧化铝(Al2O3)之类的任何适当的电介质材料组成。优选地，所述第二电介质保护层的可以优先采用等离子增强化学气相沉积(PECVD)、物理气相沉积(PVD)或电子束蒸镀(EBeam)之类合适的工艺淀积氧化物、氧化硅、氮氧化硅(SiON)、氧化钽(Ta2O5)或氧化铪(HfO2)之类的任何适当的电介质材料组成。优选地，在上述方法中，所述整平第二电介质保护层的步骤可以包括用化学机械抛光(CMP)、电化学机械抛光(ECMP)或者离子研磨之类的半导体工业内熟知的任何合适的平坦化工艺，或诸如反应离子刻蚀(RIE)之类的任何其他适当的去除工艺，来去除部分第二电介质保护层，以便部分暴露柱形MTJ元件上方第一电介质保护层。优选地，在上述方法中，所述蚀刻第一电介质保护层的步骤可以包括干法刻蚀、反应离子刻蚀、湿法腐蚀之类的任何合适的去除工艺，来去除已经暴露的第一电介质保护层，自对准地在柱形MTJ元件上形成接触孔。3.优点和功效：本专利技术由于采用以上的技术方案，使之与现有技术相比，具有以下的优点和积极效果：(1)本专利技术利用MTJ元件需要原位沉积电介质保护层的工艺特点，采用原位沉积的第一电介质保护层和填充电极间空隙用的第二电介质保护层选择不同的电介质材料的方案，同时获得较大的平坦化工艺窗口以及自对准去除MTJ元件上电介质保护层的方法。(2)本专利技术提供的形成MRAM器件中MTJ元件与上导电层形成接触的方法，特别的将平坦化工艺与MTJ元件上电介质保护层去除工艺分为两步完成，对MTJ元件顶层金属厚度要求较低，大大增加了MRAM器件的良率。(3)本专利技术提供的形成MRAM器件中MTJ元件与上导电层形成接触的方法，特别的采用了自对准的方案，无需进行必要的光刻步骤，从而节省一道光刻，所以大大降低了生产成本及风险。附图说明图1～6用剖面图示意地描述了根据本专利技术实施例一的用来实现MRAM器件的MTJ元件与上导电层形成接触的方法。图7～9用剖面图示意地描述了根据本专利技术实施例二的用来实现MRAM器件的MTJ元件与上导电层形成接触的方法。图10～12用剖面图示意地描述了根据本专利技术实施例三的用来实现MRAM器件的MTJ元件通过上导电层与下方诸如硅基晶体管形成接触的方法。图13～14用扫描电子显微镜(SEM)照片示意地证明了根据本专利技术实现MRAM器件的MTJ元件本文档来自技高网...

【技术保护点】
1.一种用于制造高密度MRAM的自对准互联方法，其特征在于：该方法包括如下步骤：步骤一、沉积底导电电极层、MTJ元件层及金属掩膜层；步骤二、制备柱形MTJ元件，原位沉积用于保护柱形MTJ元件的第一电介质保护层；步骤三、制造底导电电极、沉积用于填充柱形MTJ元件阵列间隙的第二电介质保护层；步骤四、整平第二电介质保护层，暴露柱形MTJ元件上方的第一电介质保护层；步骤五、同时蚀刻第一、第二电介质保护层，暴露柱形MTJ元件上方的金属掩膜层，自对准的在柱形MTJ元件上方形成第二接触孔；步骤六、沉积上导电层。

【技术特征摘要】
1.一种用于制造高密度MRAM的自对准互联方法，其特征在于：该方法包括如下步骤：步骤一、沉积底导电电极层、MTJ元件层及金属掩膜层；步骤二、制备柱形MTJ元件，原位沉积用于保护柱形MTJ元件的第一电介质保护层；步骤三、制造底导电电极、沉积用于填充柱形MTJ元件阵列间隙的第二电介质保护层；步骤四、整平第二电介质保护层，暴露柱形MTJ元件上方的第一电介质保护层；步骤五、同时蚀刻第一、第二电介质保护层，暴露柱形MTJ元件上方的金属掩膜层，自对准的在柱形MTJ元件上方形成第二接触孔；步骤六、沉积上导电层。2.根据权利要求1所述的一种用于制造高密度MRAM的自对准互联方法，其特征在于：所述步骤二可进一步包含制备柱形MTJ元件时，底导电电极层被去除的步骤。3.根据权利要求1所述的一种用于制造高密度MRAM的自对准互联方法，其特征在于：所述步骤三可不包含制造底导电电极的步骤，直接沉积用于填充柱形MTJ元件阵列间隙的第二电介质保护层。4.根据权利要求1所述的一种用于制造高密度MRAM的自对准互联方法，其特征在于：在所述步骤四之后，步骤五之前，进一步包括在柱形MTJ元件一侧的第二电介质保护层上形成第三掩膜的步骤。5.根据权利要求1或2或3或4所述的一种用于制造高密度MRAM的自对准互联方法，其特征在于：所述的第一电介质保护层与第二电介质保护层采用不同材料。6.根据权利要求1或2或3或4所述的一种用于制造高密度MRAM的自对准互联方...

【专利技术属性】
技术研发人员：曹凯华，赵巍胜，崔虎山，赵超，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：北京,11