一种提高维持电压的带假栅静电释放器件及其制作方法技术

技术编号:18621808 阅读:39 留言:0更新日期:2018-08-08 00:58
本发明专利技术公开了一种提高维持电压的带假栅静电释放器件,包括衬底,衬底中设有HVNW区,HVNW区内从左至右依次设有P‑body区和NDD区,所述P‑body区内从左至右依次设有第一P+注入区、第一N+注入区,所述第一多晶硅栅横跨在HVNW区和P‑body区之间,所述NDD区内从左至右依次设有第二N+注入区、第二多晶硅假栅、第三N+注入区;所述第二多晶硅假栅构成多晶硅假栅结构,以提高器件的维持电压。本发明专利技术采用多晶硅假栅结构,能够使得LDMOS器件的静电放电远离沟道区域的表面,绝大部分的静电电流均从器件的体内泄放,因此器件能够承受足够高强度的ESD脉冲应力,防止器件的表面发生热击穿现象。

A pseudo gate electrostatic discharge device with improved maintenance voltage and its manufacturing method

The invention discloses a false gate electrostatic release device for raising the maintenance voltage, including a substrate, a HVNW zone in the substrate, a P body zone and a NDD zone in turn from left to right in the HVNW region, and the first P+ injection area and the first N+ injection region from left to right in the P body region, and the first polysilicon gate across the HVNW area and in the region. The second N+ injection area, second polysilicon false gate and third N+ injection region are arranged in the NDD region from left to right in the NDD region, and the second polysilicon false gate is a polysilicon false gate structure to improve the maintenance voltage of the device. The invention uses a polysilicon false gate structure, which can make the electrostatic discharge of the LDMOS device far away from the surface of the channel area. Most of the electrostatic current is discharged from the body of the device. Therefore, the device can withstand the high strength of the ESD pulse stress to prevent the thermal breakdown of the device.

【技术实现步骤摘要】
一种提高维持电压的带假栅静电释放器件及其制作方法
本专利技术涉及集成电路领域,特别涉及一种提高维持电压的带假栅静电释放器件及其制作方法。
技术介绍
在之前的数十年间,电子技术迅速有序的发展,电子产品遍布人们日常生活的方方面面,集成电路的应用越来越广泛,电子产品的存在大大地提高了人们的生活质量和水平,而且集成电路发展仍然遵循摩尔定律所引导的方向,器件的规模更大、集成度更高和尺寸更小等等。静电释放(ESD)是集成电路中导致电路失效的一个重要的原因,随着半导体工艺水平的发展,ESD保护的重要性日益凸显,根据有关数据的统计,在微电子领域内,因为ESD现象引起的集成电路失效现象约有58%,这充分证明了ESD保护在微电子领域的重要地位,当集成电路有一个良好的ESD保护时,可以提高电子产品的可靠性。在高压应用、射频应用以及纳米应用中,各种因素给ESD保护设计带来了很大的困难,克服这些不利因素,设计出符合要求的ESD保护器件,是每个集成电路设计者的目标。传统LDMOS结构器件全名为横向双扩散金属氧化物半导体场效应管,主要应用于高压工艺的ESD保护器件结构,LDMOS结构具有强大的抗ESD能力,是高压领域内应用很广的ESD保护器件,各式各样经过优化改造的LDMOS静电保护器件被应用于各种高压环境中。但是,因为LDMOS结构的Kirk效应,将会造成其维持电压低下,存在很严重的叉指导通不均匀的问题,即只有部分叉指开启泄放静电电流,其余叉指不处于工作状态,严重影响LDMOS结构的整体ESD鲁棒性,而且容易产生闩锁问题,使得器件无法关闭,直至烧毁。所以在对LDMOS结构进行设计时,应该需要设法提高LDMOS的维持电压。传统LDMOS结构的ESD保护器件剖面图及等效电路如图1所示。LDMOS结构反向工作时为正偏二极管特性,所以泄放ESD电流能力十分强大,LDMOS结构正向工作时,当阳极和阴极之间的电压差到达LDMOS结构的阈值电压时,HVNW和P-body之间发生雪崩击穿现象,雪崩倍增的大量载流子经过P-body的寄生电阻Rp产生压降,当压降到达寄生NPN三极管结构的BE结开启电压时,NPN结构将会开启,泄放ESD电流,这时LDMOS结构的电压将会回滞到维持电压,工作在低阻区域。当电流最后增加到导致LDMOS结构发生热失效时,就会发生二次击穿现象,这时LDMOS结构的静电保护器件就彻底失效了。
技术实现思路
为了解决上述技术问题,本专利技术提供一种结构简单、能够提高维持电压的带假栅静电释放器件。并提供其制作方法。本专利技术解决上述问题的技术方案是:一种提高维持电压的带假栅静电释放器件,包括衬底、HVNW区、P-body区、NDD区、第一P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第一多晶硅栅、第二多晶硅假栅,所述衬底中设有HVNW区,HVNW区内从左至右依次设有P-body区和NDD区,所述P-body区内从左至右依次设有第一P+注入区、第一N+注入区,所述第一多晶硅栅横跨在HVNW区和P-body区之间,所述NDD区内从左至右依次设有第二N+注入区、第二多晶硅假栅、第三N+注入区;所述第二多晶硅假栅构成多晶硅假栅结构,以提高器件的维持电压。上述提高维持电压的带假栅静电释放器件,所述P-body区的左侧与HVNW区的左侧边缘相连接,第一P+注入区的左侧与P-body区的左侧边缘相连接,第一P+注入区的右侧与第一N+注入区的左侧相连接,第一N+注入区的右侧与第一多晶硅栅的左侧相连接;所述第一多晶硅栅的右侧与NDD区的左侧相连接,NDD区的右侧与HVNW区的右侧边缘相连接,所述第二N+注入区的左侧与NDD区的左侧边缘相连接,第二N+注入区的右侧与第二多晶硅假栅的左侧相连接,第二多晶硅假栅的右侧与第三N+注入区的左侧相连接,第三N+注入区的右侧与NDD区的右侧边缘相连接。上述提高维持电压的带假栅静电释放器件,所述第一P+注入区、第一N+注入区、第一多晶硅栅连接在一起并作为器件的阴极;所述第三N+注入区作为器件的阳极。上述提高维持电压的带假栅静电释放器件,所述第一P+注入区左半部分位于P-body区的表面,第一P+注入区右半部分完全位于P-body区中;所述第一N+注入区完全位于P-body区中;所述第二N+注入区左半部分位于NDD区的表面,第二N+注入区右半部分完全位于NDD区中;所述第三N+注入区左半部分完全位于NDD区中,第三N+注入区右半部分位于NDD区的表面。上述提高维持电压的带假栅静电释放器件,当ESD高压脉冲应力来到器件阳极,器件阴极接地电位时,所述第一N+注入区、P-body区和HVNW区构成一纵向NPN三极管结构,纵向NPN三极管结构的基极与P-body区的寄生电阻相连,即所述纵向NPN三极管结构形成了一个BJT晶体管结构,也就是LDMOS结构。上述提高维持电压的带假栅静电释放器件,所述第二多晶硅假栅构成多晶硅假栅结构,当ESD高压脉冲应力来到器件阳极,所述阴极接地电位时,所述HVNW区和P-body区发生雪崩击穿,由于多晶硅假栅结构的存在,器件的静电放电远离器件阳极的沟道区域的表面,器件的泄放静电电流路径变长,以提高器件的维持电压。一种提高维持电压的带假栅静电释放器件的制作方法,包括以下步骤:步骤一:在衬底中形成HVNW区;步骤二:在HVNW区左半部分形成P-body区,在HVNW区右半部分形成NDD区;步骤三:对HVNW区、P-body区、NDD区进行退火处理,消除杂质的扩散;步骤四:在P-body区和HVNW区交界处淀积第一多晶硅栅,在NDD区上淀积第二多晶硅假栅;步骤五:在P-body区中形成第一P+注入区、第一N+注入区,在NDD区中形成第二N+注入区、第三N+注入区,且第一P+注入区、第一N+注入区、第一多晶硅栅、第二N+注入区、第二多晶硅假栅、第三N+注入区从左到右依次排列;步骤六:对第一P+注入区、第一N+注入区、第二N+注入区、第三N+注入区进行退火处理,消除杂质在注入区的迁移;步骤七:将第一P+注入区、第一N+注入区、第一多晶硅栅连接在一起并作为器件的阴极;将第三N+注入区作为器件的阳极。上述提高维持电压的双栅栅控静电释放器件的制作方法,所述步骤一之前还包括步骤a:在衬底上形成一层二氧化硅薄膜,然后淀积一层氮化硅;将光刻胶层涂在晶圆上,光刻胶曝光和显影,形成隔离浅槽;对氮化硅、二氧化硅和隔离浅槽刻蚀,去除光刻胶层,淀积一层二氧化硅,然后化学机抛光,直到氮化硅层为止,除去氮化硅层。上述提高维持电压的带假栅静电释放器件的制作方法,所述第一P+注入区左半部分位于P-body区的表面,第一P+注入区右半部分完全位于P-body区中;所述第一N+注入区完全位于P-body区中;所述第二N+注入区左半部分位于NDD区的表面,第二N+注入区右半部分完全位于NDD区中;所述第三N+注入区左半部分完全位于NDD区中,第三N+注入区右半部分位于NDD区的表面。上述提高维持电压的带假栅静电释放器件的制作方法,所述步骤三中,采用RTP工艺来消除杂质的扩散;所述步骤六中,采用RTP工艺来消除杂质在注入区的迁移。本专利技术的有益效果在于:1、本专利技术的带假栅静电释放器件采用多晶硅假栅结构,能够使得LDMOS器件的静电放本文档来自技高网
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【技术保护点】
1.一种提高维持电压的带假栅静电释放器件,其特征在于:包括衬底、HVNW区、P‑body区、NDD区、第一P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第一多晶硅栅、第二多晶硅假栅,所述衬底中设有HVNW区,HVNW区内从左至右依次设有P‑body区和NDD区,所述P‑body区内从左至右依次设有第一P+注入区、第一N+注入区,所述第一多晶硅栅横跨在HVNW区和P‑body区之间,所述NDD区内从左至右依次设有第二N+注入区、第二多晶硅假栅、第三N+注入区;所述第二多晶硅假栅构成多晶硅假栅结构,以提高器件的维持电压。

【技术特征摘要】
1.一种提高维持电压的带假栅静电释放器件,其特征在于:包括衬底、HVNW区、P-body区、NDD区、第一P+注入区、第一N+注入区、第二N+注入区、第三N+注入区、第一多晶硅栅、第二多晶硅假栅,所述衬底中设有HVNW区,HVNW区内从左至右依次设有P-body区和NDD区,所述P-body区内从左至右依次设有第一P+注入区、第一N+注入区,所述第一多晶硅栅横跨在HVNW区和P-body区之间,所述NDD区内从左至右依次设有第二N+注入区、第二多晶硅假栅、第三N+注入区;所述第二多晶硅假栅构成多晶硅假栅结构,以提高器件的维持电压。2.根据权利要求1所述的提高维持电压的带假栅静电释放器件,其特征在于:所述P-body区的左侧与HVNW区的左侧边缘相连接,第一P+注入区的左侧与P-body区的左侧边缘相连接,第一P+注入区的右侧与第一N+注入区的左侧相连接,第一N+注入区的右侧与第一多晶硅栅的左侧相连接;所述第一多晶硅栅的右侧与NDD区的左侧相连接,NDD区的右侧与HVNW区的右侧边缘相连接,所述第二N+注入区的左侧与NDD区的左侧边缘相连接,第二N+注入区的右侧与第二多晶硅假栅的左侧相连接,第二多晶硅假栅的右侧与第三N+注入区的左侧相连接,第三N+注入区的右侧与NDD区的右侧边缘相连接。3.根据权利要求2所述的提高维持电压的带假栅静电释放器件,其特征在于:所述第一P+注入区、第一N+注入区、第一多晶硅栅连接在一起并作为器件的阴极;所述第三N+注入区作为器件的阳极。4.根据权利要求2所述的提高维持电压的带假栅静电释放器件,其特征在于:所述第一P+注入区左半部分位于P-body区的表面,第一P+注入区右半部分完全位于P-body区中;所述第一N+注入区完全位于P-body区中;所述第二N+注入区左半部分位于NDD区的表面,第二N+注入区右半部分完全位于NDD区中;所述第三N+注入区左半部分完全位于NDD区中,第三N+注入区右半部分位于NDD区的表面。5.根据权利要求3所述的提高维持电压的带假栅静电释放器件,其特征在于:当ESD高压脉冲应力来到器件阳极,器件阴极接地电位时,所述第一N+注入区、P-body区和HVNW区构成一纵向NPN三极管结构,纵向NPN三极管结构的基极与P-body区的寄生电阻相连,即所述纵向NPN三极管结构形成了一个BJT晶体管结构,也就是LDMOS结构。6.根据权利要求5所述的提高...

【专利技术属性】
技术研发人员:金湘亮汪洋
申请(专利权)人:湖南师范大学
类型:发明
国别省市:湖南,43

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