纳米线阵列围栅MOSFET结构及其制作方法技术

本发明专利技术公开了一种纳米线阵列围栅MOSFET结构及其制作方法。其中，该制作方法包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域；在衬底上光刻出纳米线图案，并交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个纳米线上形成牺牲氧化层，以调控纳米线的形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后进行浓缩氧化，得到SiGe纳米线阵列结构；以及在纳米线阵列结构的周围制作高K栅介质层和金属栅层。该纳米线阵列围栅MOSFET结构既保留了Si纳米线围栅NMOSFET电子的良好迁移率，又提高了SiGe纳米线围栅PMOSFET的空穴迁移率。

Nanowire array girth MOSFET structure and fabrication method thereof

The invention discloses a nanowire array girth MOSFET structure and a manufacturing method thereof. The fabrication method includes: forming a N type MOSFET region and / or P type MOSFET region separated by a shallow groove isolation area on a substrate; photolithography on a substrate and using anisotropic and isotropic plasma etching to form a multilayer nanowire array structure of multilayer nanowires; in silicon nanowires. At each nanowire of the array, the sacrificial oxide layer is formed to regulate the shape of the nanowires and remove the sacrificial oxide layer. For the P MOSFET region, the SiGe epitaxial growth is performed on the silicon nanowire. The Si film can be selected as the protective film on the SiGe, and then the SiGe nanowire array structure is obtained. And fabricate high K gate dielectric layer and metal gate layer around the nanowire array structure. The nanowire array MOSFET structure not only preserves the good mobility of the NMOSFET electron in the Si nanowire grid, but also improves the hole mobility of the SiGe nanowire PMOSFET.

【技术实现步骤摘要】
纳米线阵列围栅MOSFET结构及其制作方法
本公开属于半导体
，涉及一种纳米线阵列围栅MOSFET结构及其制作方法。
技术介绍
随着集成电路特征尺寸越来越小，平面CMOS器件遇到了严重挑战，各种新器件结构应运而生，器件栅结构从传统的平面单栅发展到双栅、三栅到完全包裹沟道的围栅结构，栅控能力和控制短沟道效应的能力不断增强，具有准弹道传输特性的纳米线围栅结构的MOSFET由于具有极强的栅控能力和尺寸缩小的能力而受到广泛高度重视，成为5nm及以下技术代强有力的竞争者。目前国内外已有研制成功的纳米线围栅器件的报道，大部分是以绝缘体硅(SOI，SilicononInsulator)衬底为主，因为有天然的二氧化硅埋氧层作为隔离层，制作围栅结构更加容易。但是对应在SOI衬底上制作围栅结构具有如下缺陷：SOI衬底具有自加热效应和浮体效应；对应的源漏工程较为复杂；与传统体硅CMOS工艺的兼容度有限；以及成本还是比较高等。硅、SiGe纳米线由于其制作工艺更兼容而受到人们的青睐，SiGe纳米线由于有更高的空穴迁移率是PMOSFET的首选。迄今为止，已报道的制作SiGe纳米线的工艺复杂，采用Si/SiGe交替外延的大马革士假栅工艺的成本昂贵，而且纳米线的尺寸缩小有一定的局限性。因此，有必要提出一种易于集成的、制作工艺简单、与CMOS工艺兼容的纳米线围栅MOSFET器件结构及其制作方法。
技术实现思路
(一)要解决的技术问题本公开提供了一种纳米线阵列围栅MOSFET结构及其制作方法，以较好地解决以上所提出的技术问题。(二)技术方案根据本公开的一个方面，提供了一种纳米线阵列围栅MOSFET结构的制作方法，包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在衬底上淀积SiO2/α-Si硬掩膜；在衬底上光刻出纳米线图案，并重复交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；以及在纳米线阵列结构中制作高K栅介质层和金属栅层；所述金属栅层包括第一金属栅层和第二金属栅层，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)和/或P型(PMOSFET)掺杂剂，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。在本公开的一些实施例中，在纳米线阵列结构中制作高K栅介质层和金属栅层包括：在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；去除N型MOSFET区域和/或P型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构的表面露出；在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层与第一金属栅层；以及分别对N型MOSFET区域和P型MOSFET区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层中掺杂N型或P型掺杂剂，并控制等离子体的能量，使得掺杂的离子仅仅分布在第一金属栅层中，并根据期望的阈值电压控制掺杂剂量，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。在本公开的一些实施例中，交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的纳米线阵列结构的步骤中还包括：钝化步骤，该钝化步骤为：每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，以形成钝化膜；以及采用CF4各向异性等离子体去除衬底表面的钝化膜，以利后续刻蚀的顺利进行；和/或在形成高K栅介质层之后，在形成第一金属栅层之前还包括如下步骤：在完成高K栅介质层的制作后进行退火处理，以改善高K栅介质层的质量。在本公开的一些实施例中，在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅化区，位于各自的源/漏区的表面；以及形成层间介质层，覆盖在各自的源/漏区的上方、栅极侧墙外表面周围以及假栅叠层的上方；所述假栅叠层包括：假栅介质和假栅导体，并且利用化学机械抛光平坦化层间介质层的表面并暴露假栅导体的顶部表面。在本公开的一些实施例中，进行退火处理的条件如下：退火温度为350℃-450℃，退火时间为20min-90min。在本公开的一些实施例中，SiGe浓缩氧化的温度介于750℃～950℃之间，时间为8小时～20小时；和/或SiGe选择外延生长的厚度介于5nm～20nm之间，覆盖Si膜的厚度介于0～3nm之间。在本公开的一些实施例中，各向异性等离子体刻蚀采用HBr/Cl2/O2/He等离子体；和/或各向同性刻蚀采用SF6/He等离子体；和/或各向异性等离子体刻蚀的能量介于150W～350W之间；当采用HBr、Cl2等离子体进行各向异性等离子体刻蚀时，Cl2：HBr介于1∶1～1∶3之间，添加剂为O2；和/或各向同性等离子体刻蚀的能量介于300W～700W之间；当采用SF6、He进行各向同性等离子体刻蚀时，SF6：He介于1∶5～1∶20之间。在本公开的一些实施例中，N型掺杂剂包括：磷和砷的氢化物、氟化物，为如下材料中的一种或其组合：磷烷，砷烷，五氟化磷，三氟化磷，五氟化砷或三氟化砷；和/或P型掺杂剂包括：硼的氢化物、氟化物或氯化物，为如下材料中的一种或其组合：B2H6、B4H10、B6H10、B10H14、B18H22、BF3或BCl3。在本公开的一些实施例中，高K栅介质层的材料为如下材料的一种或其组合：ZrO2、ZrON、ZrSiON、HfZrO、HfZrON、HfON、HfO2、HfAlO、HfAlON、HfSiO、HfSiON、HfLaO或HfLaON；和/或第一金属栅层的材料为如下材料中的一种或其组合：TiN、TaN、MoN、WN、TaC或TaCN；和/或第二金属栅层包括多层金属材料，其中紧靠第一金属栅层的金属材料选择吸氧性能好的金属，包括：Ti，TiAl，Ta中的至少一种；然后是势垒阻挡层金属，包括：TiN，TaN，Ta，MoN，AlN或WN中的一种或两种；最后是填充金属，包括：W，Al，TiAl或Mo中的一种或两种；和/或高K栅介质层的厚度介于1.5nm～5nm之间；和/或第一金属栅层的厚度介于1nm～10nm之间。根据本公开的另一个方面，提供了一种纳米线阵列围栅MOSFET结构，该结构采用本公开提到的任一种纳米线阵列围栅MOSFET结构的制作方法制得。(三)有益效果从上述技术方案可以看出，本公开提供的纳米线阵列围栅MOSFET结构及其制作方法，具有以下有益效果：通过分别在N型MOSFET区域和P型MOSFET区域对应制作硅纳米线阵列结构和SiGe纳米线阵列结构，其中，硅纳米线阵列结构可由硅衬底采用各向同性等离子体刻蚀和各向异性等离子体刻蚀交替的方式刻蚀得到，SiGe纳米线阵列结构通过在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护本文档来自技高网...

【技术保护点】
1.一种纳米线阵列围栅MOSFET结构的制作方法，包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在所述衬底上淀积SiO2/α‑Si硬掩膜；在衬底上光刻出纳米线图案，并重复交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；以及在纳米线阵列结构中制作高K栅介质层和金属栅层；所述金属栅层包括第一金属栅层和第二金属栅层，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)和/或P型(PMOSFET)掺杂剂，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。

【技术特征摘要】
1.一种纳米线阵列围栅MOSFET结构的制作方法，包括：在衬底上形成由浅沟槽隔离区分隔开的N型MOSFET区域和/或P型MOSFET区域，在所述衬底上淀积SiO2/α-Si硬掩膜；在衬底上光刻出纳米线图案，并重复交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的硅纳米线阵列结构；在硅纳米线阵列结构的每个硅纳米线上形成牺牲氧化层，以调控纳米线的尺寸及形状，然后去除牺牲氧化层；对于P型MOSFET区域，在硅纳米线上进行SiGe选择外延生长，SiGe上可选择覆盖Si膜作为保护膜，然后在设定温度下进行浓缩氧化，得到Ge高含量的SiGe纳米线阵列结构；以及在纳米线阵列结构中制作高K栅介质层和金属栅层；所述金属栅层包括第一金属栅层和第二金属栅层，第一金属栅层采用各向同性的等离子体掺杂N型(NMOSFET)和/或P型(PMOSFET)掺杂剂，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。2.根据权利要求1所述的制作方法，其中，所述在纳米线阵列结构中制作高K栅介质层和金属栅层包括：在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区；去除N型MOSFET区域和/或P型MOSFET区域中的假栅叠层以在栅极侧墙内侧形成各自的栅极开口，使纳米线阵列结构的表面露出；在N型MOSFET区域和/或P型MOSFET区域各自的栅极开口处依次形成界面氧化物层、高K栅介质层与第一金属栅层；以及分别对N型MOSFET区域和P型MOSFET区域中的一个进行掩蔽，对另一个利用各向同性的等离子体掺杂在第一金属栅层中掺杂N型或P型掺杂剂，并控制等离子体的能量，使得掺杂的离子仅仅分布在第一金属栅层中，并根据期望的阈值电压控制掺杂剂量，第二金属栅层覆盖第一金属栅层并进行退火处理，形成界面偶极子，调节有效功函数。3.根据权利要求2所述的制作方法，其中：所述交替采用各向异性和各向同性等离子体刻蚀形成多层纳米线堆叠的纳米线阵列结构的步骤中还包括：钝化步骤，该钝化步骤为：每步刻蚀后采用等离子体氧化暴露的纳米线结构的表面，以形成钝化膜；以及采用CF4各向异性等离子体去除衬底表面的钝化膜，以利后续刻蚀的顺利进行；和/或所述在形成高K栅介质层之后，在形成第一金属栅层之前还包括如下步骤：在完成高K栅介质层的制作后进行退火处理，以改善高K栅介质层的质量。4.根据权利要求2所述的制作方法，其中，所述在N型MOSFET区域和/或P型MOSFET区域的衬底上方形成假栅叠层、围绕假栅叠层的栅极侧墙、以及源/漏区的步骤之后，还包括：形成硅...

【专利技术属性】
技术研发人员：徐秋霞，周娜，李俊峰，洪培真，许高博，孟令款，贺晓彬，陈大鹏，叶甜春，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11