用于低误差底限状况的LDPC后处理器架构及方法技术

在所描述的实例中，用于LDPC解码的后处理电路包含：校验节点处理器(7‑3)，其用于处理经移位的LLR值，以及硬决策解码器电路(7‑10)，其用于接收经处理的LLR信息并对所述经处理的LLR信息执行奇偶校验。后处理控制电路(7‑9)控制所述校验节点处理器(7‑3)中的LLR信息的更新。所述校验节点处理器(7‑3)、硬决策解码器电路(7‑10)及控制电路(7‑9)协作以在迭代周期之后识别具有未经满足奇偶校验的校验节点，识别与未经满足校验节点连接的邻域变量节点，识别连接到邻域变量节点的经满足校验节点，以及如果需要引入扰动来解决解码误差，那么修改从邻域变量节点到经满足校验节点的消息。邻域识别电路确定哪些变量节点与未通过奇偶校验的未经满足校验节点连接，且产生指示哪些变量节点连接到未经满足校验节点的信号{ND[Z‑1:0]}。

Architecture and method of LDPC postprocessor for low error bottom condition

In the described example, the post processing circuit for LDPC decoding includes the check node processor (7), which is used to process the shifted LLR value and the hard decision decoder circuit (7 LLR 10), which is used to receive the processed LLR information and perform parity check for the processed LLR information. The post processing control circuit (7, 9) controls the updating of the LLR information in the check node processor (7) 3. The check node processor (7), the hard decision decoder circuit (7) and the control circuit (7 of 9) collaborate to identify the parity check nodes that have not met the parity check after the iteration period, identify the neighborhood variable nodes connected to the non satisfied checkpoint nodes, and the recognition connection to the neighborhood variable nodes to satisfy the checkpoint node, And if it is necessary to introduce perturbations to resolve decoding errors, then modify the messages from neighborhood variable nodes to the checked nodes. The neighborhood identification circuit determines which variable nodes are connected to the unchecked parity check nodes that have not been checked by parity, and produces which variable nodes are connected to a signal {ND[Z 1:0]} that is not satisfied with the checkpoint node.

【技术实现步骤摘要】
【国外来华专利技术】用于低误差底限状况的LDPC后处理器架构及方法本专利技术通常涉及硬件及软件添加到LDPC(低密度奇偶校验)解码器以实施后处理算法，且更特定来说涉及将噪声注入到解码器中以帮助其收敛到有效码字且从而降低误差底限。
技术介绍
一些低密度奇偶校验(LDPC)码显示“误差底限”，所述误差底限为在低BER(位误差率)级别下BER与信道SNR(信噪比)曲线的斜率的降低。这意味着在给定的信噪比下的位误差率比预期的位误差率高。这对于无线回程客户来说并非所要的。术语“无线回程”是指蜂窝基站之间的通信链路。这是一种与以循环方式间隔的站点间传输通信业务相关的技术，也用于双向数据传输线路。更一般地说，在任何需要非常低位误差率的系统中，误差底限问题都是一个问题。后处理是一种用于解决被称作为“捕获集误差”(其在误差底限区域中占主导地位)的解码误差类型的技术。捕获集误差导致解码器被捕获在关于表征解码器输出的质量的“成本函数”的局部最小值。这意味着解码器没有找到成本函数的全局最小值，且因此无法收敛到有效的码字。后处理通常通过将噪声注入到LDPC解码器中以脱离局部最小值(在此状况下，发现也为全局最优点的成本函数的全局最小点)并允许解码器收敛来解决捕获集误差。在信息论中，低密度奇偶校验(LDPC)码为用于通过噪声传输信道传输消息的方法的线性纠错码。LDPC是使用稀疏二分图构造的。二分图为顶点被分成两个独立集合的图。在稀疏二分图中，两组之间存在相对较少的边或连接。LDPC码是容量接近码，因此存在实际构造，其允许将噪声阈值经设置得非常接近或甚至在规范二进制擦除信道(BEC)上任意接近于对称无记忆信道的理论最大值(香农(Shannon)限制)。二进制擦除信道为通信信道的共用模型。噪声阈值定义信道噪声的上限，达到所述上限可使信息丢失的概率尽可能小。使用迭代BP(置信传播)技术，LDPC码(也被称作为加拉格尔码)可经解码在时间上与其块长度成线性。为了形成码字，将K个输入数据位重复并分配到一组构成编码器。“帧”等于码字。编码意味着获取数据位并计算相应的奇偶校验位。这些并置在一起形成码字。构成编码器通常为累加器，且每一累加器用于生成奇偶校验符号。原始数据的单个副本与奇偶校验位(P)一起传输以组成代码符号。来自每一构成编码器的S位被丢弃。上述编码过程很简单。难题在于解码过程的实际实施方案。下面给出解码过程的简要说明。“下一代”无线回程系统的前向纠错(FEC)要求通常要求BER(位误差率)低于10-12，且帧误差率低于10-10，网络吞吐率大于1千兆字节/秒，低功耗，以及硅实施方案中的低面积。LDPC码正在成为满足上述要求的非常好的候选者，且已经证明当用低复杂度迭代解码算法解码时提供非常接近香农限制的性能的能力。LDPC码由稀疏的m×n奇偶校验矩阵H定义，其中“n”表示码字中的位数，且“m”表示奇偶校验的数目。奇偶校验矩阵或H矩阵含有“1”与“0”。H矩阵的每一行表示奇偶校验约束。例如，H矩阵的一行总共具有n个条目，其中一些条目为“1”而其它条目为“0”。为定义此行的奇偶性约束，首先注意“1”条目的位置。这些位置中的码字中的位必须总和为偶校验。以这种方式，H矩阵的每一行定义涉及码字中的不同位集的不同奇偶校验约束。可使用“二分图”或“因子图”来说明LDPC码的H矩阵，其中每一位由变量处理节点(VN)表示且每一检查由校验节点(CN)表示。变量节点也被称作为“位节点”或简称为“位”，且这些术语可互换使用。当且仅当H(j，i)＝1时，变量节点“i”与校验节点“j”之间存在“边缘”，其中H(j，i)＝1意味着奇偶校验矩阵H的第j行及第i列上的元素等于1。因此，H矩阵中“1”的位置表示VN与CN之间的连接。使用对因子图进行操作的BP(置信传播)算法来解码LDPC码。在BP(置信传播)解码中，在变量节点(VN)与校验节点(CN)之间交换表示可靠性的“软消息”以计算位元为1还是0的似然。“可靠性”指示给定的位为1或0的当前置信度。BP算法有两个常见的实施方案，包含精确的“和积算法”以及近似的“最小和算法”。最小和算法实施起来更简单，且经过适当的修改，提供出色的解码性能。作为实例，假定二进制相移键控(BPSK)调制及加性高斯白噪声(AWGN)通信信道。表示数据位的二进制值0及1在通过信道传输之前分别映射到1及-1。最小和解码可使用因子图解释。在解码的第一步骤中，基于所接收的信道输出yi，利用随后所描述的先验对数似然比(LLR)来初始化每一变量节点xi。在初始化之后，变量节点沿着由因子图定义的边缘将先验LLR发送到校验节点。LLR基于每一校验节点的奇偶性约束重新计算，且然后返回到变量节点。每一变量节点然后基于作为来自信道的先验LLR与从校验节点接收到的LLR的总和计算出的“后验”LLR来更新其决策。变量节点与校验节点之间的一轮消息交换完成了一次解码迭代。为了开始下一次迭代，每一变量节点将更新的LLR传递到校验节点。在变量节点与校验节点之间传递的LLR被称作为“变量到校验消息(L(qij))”和“校验到变量消息(L(rij))”，其中“i”为变量节点索引且“j”为校验节点索引。在表示因子图的连通性中，Col[i]是指“连接”到第“i”变量节点的所有校验节点的集合，且Row[j]是指“连接到”第“j”校验节点的所有变量节点的集合。术语“连接”是指彼此通信(例如，交换消息)的变量节点和校验节点。基于上文所提及后验LLR，可任选地在每一迭代中进行“硬决策”。在每一迭代之后可检查硬决策，或可先运行一些迭代，且再向后检查一次。允许迭代解码运行，直到硬决策满足所有奇偶校验方程，或在达到迭代次数的上限时为止。LDPC解码器遭受上问所提及误差底限问题的困扰。后处理方法即硬件经设计以改进误差底限。在过去的十年中，已发现LDPC的优异性能仅在中等位误差率(BER)下才被观察到，导致上文所提及“误差底限”。误差底限现象可表征为越过一定的中等BER水平时码的性能曲线的突然斜率下降。由于越来越多的系统(如数据存储装置及高速通信系统)要求极低的误差率，解决误差底限问题为编码理论家及从业者的一个关键问题。解决误差底限问题一直是编码理论及实际解码器设计研究的重点。过去的实验表明，误差底限可能由各种实际的解码器实施方案引起。改进的算法实施方案及更好的数字量化可抑制这些影响。然而，误差底限基本上归因于与LDPC码相关联的非码字“捕获集”。捕获集是指码字中的一组位，当被错误地接收时，其导致置信传播(BP)解码算法被捕获在上文提及的“局部最小值”中。捕获可被认为是一种“特殊的组合结构”，涉及LDPC二分图中的循环，其在BP解码期间增强了不正确的位。通过使用例如渐进边缘增长(PEG)、循环避免、代码掺杂及循环提升等方法来改进代码构造来降低误差底限已经做了许多工作。虽然这些方法是有效的，但最终的代码结构往往使解码器硬件设计复杂化。替代方式为通过例如缩放、偏移或试验与误差等方法改进BP解码算法，但这些方法大多基于启发式算法，且其效果有限。这些方法中的一些甚至需要与BP解码不兼容的额外步骤，导致更高的复杂度及更长的等待时间(解码器产生解码码字花费的时间)。理论上更有效的方法是以吸收集合的组合结构来修改解码算法，其中一本文档来自技高网...

【技术保护点】
1.一种用于LDPC(低密度奇偶校验)解码的后处理电路，其包括：校验节点处理器电路，其用于接收及处理LLR(对数似然比)值；硬决策解码器电路，其用于接收可能已通过所述校验节点处理器电路修改的经处理的LLR信息，且对所述所接收及经处理的LLR信息执行奇偶校验操作；后处理控制电路，其耦合到所述校验节点处理器电路，用于响应于所述硬决策解码器的奇偶校验决策来控制所述校验节点处理器电路中的LLR信息的更新，且其中所述校验节点处理器电路、硬决策解码器电路及后处理控制电路协作以识别在所述后处理电路的迭代之后奇偶校验未经满足的校验节点，识别与所述解码及后处理电路的迭代之后未经满足的校验节点交换消息的邻域变量节点，识别与邻域变量节点交换消息的经满足校验节点，且如果需要引入有效地解决解码误差且改进所述LDPC解码的位误差率性能的扰动，那么将从邻域变量节点到经满足校验节点的消息修改为新值；后处理控制电路，其允许所述组邻域变量节点在后处理期间任选地更新；及邻域识别电路，其与所述硬决策解码器电路及所述后处理控制电路相关联，用于确定奇偶校验矩阵的哪些变量节点与所述奇偶校验矩阵的未经满足校验节点连接，其中所述未经满足校验节点未通过奇偶校验，以及产生指示哪些变量节点连接到未经满足校验节点的第一信号。...

【技术特征摘要】
【国外来华专利技术】2015.11.24 US 14/950,6591.一种用于LDPC(低密度奇偶校验)解码的后处理电路，其包括：校验节点处理器电路，其用于接收及处理LLR(对数似然比)值；硬决策解码器电路，其用于接收可能已通过所述校验节点处理器电路修改的经处理的LLR信息，且对所述所接收及经处理的LLR信息执行奇偶校验操作；后处理控制电路，其耦合到所述校验节点处理器电路，用于响应于所述硬决策解码器的奇偶校验决策来控制所述校验节点处理器电路中的LLR信息的更新，且其中所述校验节点处理器电路、硬决策解码器电路及后处理控制电路协作以识别在所述后处理电路的迭代之后奇偶校验未经满足的校验节点，识别与所述解码及后处理电路的迭代之后未经满足的校验节点交换消息的邻域变量节点，识别与邻域变量节点交换消息的经满足校验节点，且如果需要引入有效地解决解码误差且改进所述LDPC解码的位误差率性能的扰动，那么将从邻域变量节点到经满足校验节点的消息修改为新值；后处理控制电路，其允许所述组邻域变量节点在后处理期间任选地更新；及邻域识别电路，其与所述硬决策解码器电路及所述后处理控制电路相关联，用于确定奇偶校验矩阵的哪些变量节点与所述奇偶校验矩阵的未经满足校验节点连接，其中所述未经满足校验节点未通过奇偶校验，以及产生指示哪些变量节点连接到未经满足校验节点的第一信号。2.根据权利要求1所述的后处理电路，其中所述经移位的LLR值由第一移位器电路生成，所述第一移位器电路从LLR缓冲器接收初始LLR值，且其中所述校验节点处理器电路的内容输出到第二移位器电路，其中通过第二移位器电路移位的信息相对于所述初始LLR值重新对准，且然后输入到变量节点处理器电路，其中由所述变量节点处理器电路处理的信息作为经更新的输入提供到所述硬决策解码器及所述LLR缓冲器的经更新的LLR输入，且其中所述第一及第二移位器电路、所述校验节点处理器电路及所述变量节点处理器电路由后处理控制器电路控制，以便使所述校验节点处理器电路根据所述硬决策解码器的奇偶校验决策修改其中的LLR信息。3.根据权利要求1所述的后处理电路，其中所述后处理控制电路包含用于引入所述扰动的消息偏置电路，其中所述消息偏置电路包含用于在特定迭代周期期间引入多个不同特性的扰动以解决由于LDPC码中的不同捕获集结构所致的更多类型的解码误差。4.根据权利要求1所述的后处理电路，其中所述后处理控制电路包含用于引入所述扰动的消息偏置电路，其中所述消息偏置电路包含用于在特定迭代周期期间控制扰动的持续时间的电路。5.根据权利要求1所述的后处理电路，其中所述后处理控制电路包含消息偏置电路，其包含：移位电路，其用于将所述第一信号移位由所述奇偶校验矩阵确定的移位值，以产生指示连接到邻域变量节点的所有所述校验节点的第二信号；及经满足校验节点选择电路，其用于接收所述第二信号并操作以选择在所述硬决策解码器电路的先验迭代周期期间已满足奇偶校验的校验节点。6.根据权利要求2所述的后处理电路，其中所述硬决策解码器包含：第三移位器电路，其接收所述经处理的LLR信息；移位值生成器电路，其用于生成移位值以作为输入提供到所述第三移位器电路；按位“异或”电路，其用于执行分别对应于所述奇偶校验矩阵的位的奇偶校验；及奇偶校验寄存器电路，其具有耦合到所述按位“异或”电路的对应输出的输入，所述奇偶校验寄存器电路，其从所述按位“异或”电路接收奇偶校验结果。7.根据权利要求6所述的后处理电路，其中所述按位“异或”电路包含“异或”电路，每一“异或”电路具有分别耦合到所述第三移位器电路的对应位的输出的第一输入和分别耦合到所述奇偶校验寄存器电路的对应位的输出的第二输入，用于执行与所述奇偶校验矩阵的对应位相关联的按位奇偶校验操作。8.根据权利要求6所述的后处理电路，其中所述硬决策解码器包含：奇偶校验计数器电路，其耦合到所述奇偶校验寄存器电路的输出以用于对奇偶校验未通过进行计数，以及后处理触发电路，其耦合到所述奇偶校验计数器电路用于在由所述奇偶校验计数器电路指示的所述未通过的次数超过预定值的条件下禁用后处理。9.根据权利要求6所述的后处理电路，其中所述硬决策解码器，所述按位“异或”电路及所述第三移位器电路协作以将由所述变量节点处理器电路输出的硬决策值与所述奇偶校验寄存器电路的对应奇偶校验位对准。10.根据权利要求6所述的后处理电路，其包含移位值生成器电路，所述移位值...

【专利技术属性】
技术研发人员：陶耀宇，乔伊丝·广，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US