用于改善脉冲宽度可伸缩性的高电压双极结构制造技术

在用于集成电路中的静电放电ESD管理的双极晶体管(200)的所描述实例中，所述双极晶体管(200)在被配置用于ESD保护的双极晶体管单元中实现垂直电流。所述双极晶体管(200)包括选择性嵌入P型浮动掩埋层PBL(230)。在ESD事件期间，所述双极晶体管(200)的基极(260)以极小电流量延伸到所述PBL层(230)。所述PBL层(230)可提供较多孔以支持所述电流，引起所述双极晶体管(200)的降低的保持电压。通过选择性添加所述PBL层(230)，所述双极晶体管(200)在较长脉冲宽度下的电流可伸缩性可显著改善。

High voltage bipolar structure for improving pulse width scalability

In an example described in a bipolar transistor (200) for the ESD ESD management in an integrated circuit, the bipolar transistor (200) implements a vertical current in a bipolar transistor unit configured for ESD protection. The bipolar transistor (200) includes selectively embedding P type floating buried layer PBL (230). During the ESD event, the base (260) of the bipolar transistor (200) extends to the PBL layer (230) at a minimum current quantity. The PBL layer (230) can provide more porous to support the current, causing the holding voltage of the bipolar transistor (200) to decrease. By selectively adding the PBL layer (230), the current scalability of the bipolar transistor (200) at a longer pulse width can be significantly improved.

【技术实现步骤摘要】
【国外来华专利技术】用于改善脉冲宽度可伸缩性的高电压双极结构
本专利技术大体上涉及半导体装置，且更具体地说，涉及管理半导体装置中的静电放电(ESD)。
技术介绍
一般来说，垂直NPN半导体结构用于高电压应用中的ESD保护，这是因为垂直NPN结构提供有效的电流处置能力。为管理较大半导体装置中的ESD，击穿电流需要可与装置和半导体结构的大小成比例伸缩,包含对于长脉冲宽度。通常，较大半导体结构形成局部化的电流丝，其可阻止所述半导体结构实现较长脉冲宽度的电流可伸缩性。
技术实现思路
在所描述的半导体装置的实例中，半导体装置包含衬底、形成于衬底中的N型掩埋层、形成于N型掩埋层上方的N阱层、形成于N阱层内的P阱层，和形成于N阱层内在N型掩埋层上方且在P阱层下方的P型掩埋层。根据集成电路的另一实例，所述集成电路包含衬底，其中N型掩埋层定位于衬底中，N阱层定位于N型掩埋层上方，P阱层形成于N阱层内，且P型掩埋层形成于N阱层内在N型掩埋层的上方且在P阱层的下方。双极晶体管包含定位于扩散于P阱层中的P+区域中的基极、定位于扩散于P阱层中的N+区域中的发射极，和定位于N型掩埋层中的集电极。根据静电放电装置的另一实例，静电放电装置包含形成于衬底中的双极晶体管，其中N型掩埋层定位于衬底中，N阱层定位于N型掩埋层上方，P阱层形成于N阱层内，且P型掩埋层形成于N阱层内在N型掩埋层的上方且在P阱层的下方。双极晶体管包含定位于扩散于P阱层中的P+区域中的基极、定位于扩散于P阱层中的N+区域中的发射极，和定位于N型掩埋层中的集电极。附图说明图1A说明标准NPN半导体单元的截面图。图1B说明标准NPN半导体单元的发射线脉冲宽度测量值。图2A说明根据一实施例的NPN双极晶体管单元结构的实例截面图。图2B说明根据一实施例的PNP双极晶体管单元结构的实例截面图。图2C说明根据一实施例的集成电路中的用于对P型掩埋双极NPN电晶体进行ESD管理的实例实施方案电路。图2D说明对根据一实施例的具有P型掩埋层的实例NPN双极晶体管单元结构进行的实例发射线脉冲宽度测量值。图3A说明根据一实施例的实例NPN双极晶体管单元结构的实例技术计算机辅助设计(TCAD)模拟温度曲线。图3B说明根据一实施例的实例NPN双极晶体管单元结构的TCAD电子密度曲线。具体实施方式以下描述提供用于实施主题的不同特征的许多不同实施例或实例。这些描述仅出于说明的目的。根据一实施例，公开用于ESD管理的具有较长脉冲宽度可伸缩性的双极晶体管。双极晶体管能够均一NPN单元中的电流来进行ESD保护。双极晶体管包含选择性嵌入的P型掩埋层。将浮动P-区域添加到标准NPN单元的N阱与N型掩埋层(NBL)之间。N阱为轻掺杂的，且其在低电压下被耗尽，导致从NPN单元的浮动p型掩埋区域穿通到基极。这使得柯克效应降低，其降低电流的非均一性，引起较少丝化现象。通过选择性浮动P型掩埋区域，NPN单元在较长脉冲宽度长度(例如，200ns、500ns和更长)下的脉冲宽度可伸缩性可针对ESD事件显著改善。图1A展示标准NPN半导体单元100的截面图。NPN单元100包含衬底110、N型掩埋层120、N阱130，和P阱140。单元100进一步包含P+基极150和P+基极170，和N+发射极160。NBL120的连接形成衬底110中的NPN单元100的集电极180。通常，将电阻器(例如，20kΩ电阻器)连接于单指NPN的基极150和基极170与发射极160之间。N型槽与P阱140之间的橫向间距影响结构的击穿电压和触发电压。对层之间的橫向接合处冲击离子化将孔电流的部分提供到P+基极150/170。若干平行电流路径可能为从P+基极150/170到发射极区160。这些电流路径可为垂直的或非垂直的，例如在各种层之间为对角或橫向。当NPN单元100开启时，大多数电流沿垂直路径从NBL120(集电极)行进到发射极160。由于较长基极宽度和基极接触点的位置，相对较少电流流动穿过非垂直NPN。由于熟知的柯克效应将峰值场的位置推向NBL120，可形成丝。在NPN单元100在突返模式中触发之后，大多数电流通过一路径从NBL120行进到具有较大面积的发射极160。由于较长基极宽度和基极接触点的位置，通过橫向NPN单元的电流为较不利的。理想地，可操纵的垂直路径的最大电流量可使用已知的Wunsch钟形曲线预测。图1B展示标准NPN单元100的发射线脉冲宽度(TLP)测量值。电压和电流测量在脉冲的末端进行。通过10ns上升时间和长于200ns的脉冲，所述结构往往会比预期更早发生故障。对于100nsTLP曲线，存在略微低于1A的导通电阻的变化，其指示存在至少两个电流路径。如所说明，另一明显变化为结构的保持电压对于较长脉冲移位到较小值，其指示形成丝。对于200ns和更长的脉冲宽度，第二突返发生于仅略微高于第一突返的电流电平的电流电平处。这进一步说明电流丝已形成于装置中。对于大于100ns的脉冲宽度，NPN单元100在低于将通过已知Wunsch钟形关系来预测的电流电平处进入第二击穿，其可能是因为对于较短脉冲宽度的有效镇流。因此，对于ESD事件，常规结构对于较长脉冲宽度(例如，100ns和更长)为不可伸缩的。图2A展示根据一实施例的NPN双极晶体管单元结构200的实例截面图。NPN单元200建立在衬底210上。N型掩埋层(NBL)220扩散于衬底210中。可使用各种已知加工技术将NBL220扩散于衬底210中。NBL220提供用于双极晶体管的低电阻集电极。P阱250提供用于形成P+基极260和N+发射极270的位置。将浮动P型掩埋层(PBL)230选择性添加到NBL220与P阱250之间的N阱240中。NBL220的连接形成用于衬底210中的NPN双极晶体管的集电极连接280。当相比于较深P阱配置时，选择性添加浮动PBL230降低与NPN单元200相关联的寄生电容。浮动PBL230允许通过控制(a)P阱250与N型槽之间的空间或者(b)浮动PBL230与N型槽之间的空间来独立调谐击穿电压。在ESD事件期间，集电极上的高电压使得P阱250-N阱240与PBL230-N阱240之间的耗尽区域扩大，其使得P阱250和PBL230穿通到彼此。这使得集电极基极耗尽区域边界从P阱250-N阱240接合处移动到PBL230-NBL220接合处。在例如PBL250的缺少P型掩埋层的晶体管中，在高电流下，由于基极推出效应，P阱与NBL之间的所有N阱区域被耗尽，这使得触发电压升高，产生强突返行为，例如从32V到23V，如图1B所示。强突返和固有非均一性高电流基极推出效应使得电流变得非均一，从而引起丝状传导。根据一实施例，通过添加P型掩埋层(例如，PBL250)，基极推出的量显著减少，其产生较均一的电流且产生有效的ESD管理。各种层的特定形状和宽度出于举例的目的示出。然而，各种层的形状和宽度可经调整以确定NPN晶体管单元的特定击穿电压。举例来说，根据一实施例，PBL230的宽度可大体上发射极270的宽度相同(例如，在发射极270的宽度的10％范围内)。PBL230和发射极270的宽度中的容限可基于PBL掩模与近表面掺杂之间的排列。根据另一实施例，P阱250的宽度可经横向扩展以调节P阱与N型本文档来自技高网...

【技术保护点】
1.一种半导体装置，其包括：衬底；形成于所述衬底中的N型掩埋层；形成于所述N型掩埋层上方的N阱层；形成于所述N阱层内的P阱层；和形成于所述N阱层内在所述N型掩埋层的上方且在所述P阱层下方的P型掩埋层。

【技术特征摘要】
【国外来华专利技术】2015.10.01 US 62/235,748;2016.06.03 US 15/173,3601.一种半导体装置，其包括：衬底；形成于所述衬底中的N型掩埋层；形成于所述N型掩埋层上方的N阱层；形成于所述N阱层内的P阱层；和形成于所述N阱层内在所述N型掩埋层的上方且在所述P阱层下方的P型掩埋层。2.根据权利要求1所述的半导体装置，其进一步包括：扩散于所述P阱层中且形成双极晶体管的基极的P+区域；和扩散于所述P阱层中且形成所述双极晶体管的发射极的N+区域。3.根据权利要求2所述的半导体装置，其中所述N型掩埋层形成所述双极晶体管的集电极。4.根据权利要求1所述的半导体装置，其中所述P型掩埋层的宽度大体上与所述P阱层的宽度相同。5.根据权利要求2所述的半导体装置，其中所述P型掩埋层的宽度大体上与所述双极晶体管的所述发射极的宽度相同。6.根据权利要求4所述的半导体装置，其中所述P型掩埋层的宽度对应于所述双极晶体管的击穿电压。7.根据权利要求1所述的半导体装置，其中所述P型掩埋层的宽度大于所述P阱层的宽度。8.一种集成电路，其包括：衬底；定位于所述衬底中的N型掩埋层；定位于所述N型掩埋层上方的N阱层；定位于所述N阱层内的P阱层；定位于所述N阱层内在所述N型掩埋层的上方且在所述P阱层下方的P型掩埋层；和双极晶体管，其包含：扩散于所述P阱层...

【专利技术属性】
技术研发人员：修洋，A·C·阿帕索瓦米，A·萨勒曼，M·迪塞尼亚，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US