用于半导体装置的抗氧化势垒金属处理工艺制造方法及图纸

在所描述实例中，一种集成电路包含：底层金属几何结构(102)；介电层(104)，其在所述底层金属几何结构(102)上；触点开口，其贯穿所述介电层(104)；上覆金属几何结构(110)，其中所述上覆金属几何结构(110)的一部分填充所述触点开口的一部分；以及抗氧化势垒层(320)，其安置在所述底层金属几何结构(102)与上覆金属几何结构(110)之间。所述抗氧化势垒层(320)由氮含量为至少20原子％且厚度至少5nm的TaN或TiN形成。

Oxidation resistant barrier metal processing technology for semiconductor devices

In the described example, an integrated circuit consists of the underlying metal geometry (102), the dielectric layer (104), on the underlying metal geometry (102), the contact opening, which runs through the dielectric layer (104), the overlying metal geometry (110), in which a part of the overlying metal geometry (110) fills the contact. A portion of the opening and an oxidation barrier layer (320) are arranged between the underlying metal geometry (102) and the overlying metal geometry (110). The antioxidant barrier layer (320) is formed by a nitrogen content of at least 20 TaN% and a thickness of at least 5nm of TiN or.

【技术实现步骤摘要】
【国外来华专利技术】用于半导体装置的抗氧化势垒金属处理工艺本文大体上涉及集成电路，且更确切地说，涉及集成电路中具有稳定电阻的触点的形成。
技术介绍
在集成电路的处理期间，使通常称为触点或通孔的开口贯穿覆盖金属互连件引脚的电介质以形成到所述引脚的电触点。这些触点或通孔开口中暴露的金属互连件可能在表面上形成增大电触点电阻的金属氧化物层，且还可能导致整个集成电路芯片或晶片上的这些开口中的电触点电阻显著变化。图1B中说明在铜互连件102顶层上形成铝接合垫110的典型实例。下伏铜互连件层102使用单或双镶嵌工艺形成于介电层100中。在覆盖铜互连件层的介电层104中形成开口以形成到上覆铝接合垫110的电连接。例如Ta或TaN材料的相互扩散势垒层106安置在下伏铜互连件与上覆铝接合垫110之间以防止铜和铝的相互扩散。图2B中说明在下层铜互连件202上形成上层铝互连件210的典型实例。下伏铜互连件层202使用单或双镶嵌工艺形成于介电层200中。触点或通孔开口形成于覆盖铜互连件层202的介电层204中以形成互连件层202与210之间的电连接。例如Ta或TaN材料的相互扩散势垒层206安置在下伏铜互连件202与上覆铝接合垫210之间以防止铜和铝的相互扩散。如表1中所说明，形成于TaN相互扩散势垒层106(图1A)和层206(图2A)上的TaxOy(或TaxNyOz)导致触点电阻在暴露于空气12小时之后增大6倍，且在暴露于空气24小时之后增大10倍。另外，由TaxOy层导致的电触点电阻增大通常在触点之间有显著不同。电阻增大的幅度取决于所用的测试结构和测量技术这两者。表1根据用以最大化对界面电阻的灵敏度的4点探针测量生成，且仅在于提供用于量化由实例实施例得到的改进的基准参考。表1暴露于空气的通孔中的TaN电阻增大12小时6倍24小时10倍可通过例如在沉积铝接合垫金属110或上部铝互连件金属210之前进行溅镀蚀刻的各种手段除去金属氧化物层，但这通常导致其它问题。举例来说，如果氩气溅镀蚀刻用于在AlCu110和210沉积之前除去TaN势垒层106和206上形成的TaxOy层，那么溅镀蚀刻工艺会引入减小产出的粒子。另外，预溅镀蚀刻会改变沉积的AlCu110或210的形态，从而导致抗电迁移性的减小。
技术实现思路
在所描述实例中，一种集成电路包含：下伏金属几何结构；介电层，其在所述下伏金属几何结构上；触点开口，其贯穿所述介电层；上覆金属几何结构，其中所述上覆金属几何结构的一部分填充所述触点开口的一部分；以及抗氧化势垒层，其安置在所述下伏金属几何结构与上覆金属几何结构之间。所述抗氧化势垒层由氮含量为至少20原子％且至少厚5nm的TaN或TiN形成。附图说明图1A和1B(现有技术)是下部铜互连件到上部铝接合垫金属触点的横截面，其中触点底部中有相互扩散势垒。图2A和2B(现有技术)是下部铜互连件到上部铝互连件金属触点的横截面，其中触点底部中有相互扩散势垒。图3A和3B是下部铜互连件到上部铝接合垫触点的横截面，其中有相互扩散势垒加上根据实施例形成的抗氧化势垒层。图4A和4B是下部铜互连件到上部铝互连件触点的横截面，其中有相互扩散势垒加上根据实施例形成的抗氧化势垒层。图5A和5B是下部金属到上部金属触点的横截面，其中有根据实施例形成的抗氧化势垒层，其中所述抗氧化势垒层覆盖触点的侧壁和底部。图6A和6B是下部金属到上部金属触点的横截面，其中有根据实例实施例的原理形成的抗氧化势垒层，其中所述抗氧化势垒层覆盖下部金属几何结构。图7是描述用以形成图2A、2B、3A、3B、4A、4B、5A和5B中所描绘的触点结构的主要制造步骤的流程图。图8是描述用以形成图6A和6B中所描绘的触点结构的主要制造步骤的流程图。具体实施方式图未必按比例绘制。所说明的一些次序的动作或事件可按不同次序和/或与其它动作或事件同时发生。此外，并非需要所有说明的动作或事件来实施根据实例实施例的方法。图3B中说明具有相互扩散势垒层106且具有实施例抗氧化势垒层320的铝铜(AlCu)接合垫110到下伏铜互连件102结构。铜互连件几何结构102使用镶嵌工艺形成于介电层100中。具有到铜互连件几何结构102的触点开口的介电层104覆盖介电层100和铜互连件几何结构102。包含相互扩散势垒层106、实施例抗氧化势垒表面(ORBS)层320和铝或铝铜合金110的接合垫堆叠覆盖介电层104且通过介电层104中的触点开口接触下伏铜互连件几何结构102。相互扩散势垒层106可以是例如TaN或TiN的材料，其中厚度介于约60nm与90nm之间且氮含量介于约0与12原子％之间。ORBS层320可以是富氮氮化钽，其中氮含量在约20到35原子％的范围内，且厚度在约5nm到15nm的范围内。ORBS层320还可以是富氮氮化钛，其中厚度略微高于富氮氮化钽抗氧化层。图4B中说明具有相互扩散势垒层206且具有实施例抗氧化势垒层420的铝铜(AlCu)互连件210到下伏铜互连件202结构。铜互连件几何结构202使用镶嵌工艺形成于介电层200中。具有到铜互连件几何结构202的触点或通孔开口的介电层204覆盖介电层200和铜互连件几何结构202。包含相互扩散势垒层206、实施例抗氧化势垒表面(ORBS)层420和铝或铝铜合金210的上部铝互连件堆叠覆盖介电层204，且通过介电层204中的触点或通孔开口接触下伏铜互连件几何结构202。相互扩散势垒层206可以是例如TaN或TiN的材料，其中厚度介于约60nm与90nm之间且氮含量介于约0与12原子％之间。ORBS层420可以是富氮氮化钽，其中氮含量在约20到35原子％的范围内，且厚度在约5nm到15nm的范围内。ORBS层420还可以是富氮氮化钛，其中厚度略微高于富氮氮化钽抗氧化层。ORBS层320和420使IC能够在沉积接合垫金属110或上部铝互连件金属210之前暴露于空气24小时或更久，且触点电阻的增大小于2倍。另外，通过ORBS层320和420，整个集成电路(IC)芯片上和整个IC晶片上的许多触点或通孔的电阻保持紧密分布。铜互连件相互扩散势垒层结合实施例抗氧化势垒层的结构用于图解说明。在此结构中，需要相互扩散势垒层106或206来防止铜和铝的相互扩散。如果下伏互连件层是不与AlCu相互扩散的另一材料，例如TiW或W，可省略势垒层106或206，且ORBS层320或420可直接沉积在下伏互连件上。图3和4中使用上覆铝或铝铜进行图解说明。其它上覆金属，例如镍钯合金，可替代铝或铝铜而用于上覆接合垫110或上覆互连件210材料。当下伏金属层通过沉积、图案化和蚀刻而非通过镶嵌工艺形成时，实施例ORBS层的两个选项可供使用。对于使用镶嵌工艺所形成的下伏金属几何结构，可如上文所描述在覆盖下伏金属层的介电层中形成触点开口，且ORBS层可沉积在所述介电层上且到触点开口中。替代地，对于通过沉积、图案化和蚀刻形成的金属几何结构，ORBS层可在图案化和蚀刻以形成所述下伏金属层几何结构之前沉积在下伏金属层上(或下伏金属层上的势垒层上)。在此替代结构中，触点开口经蚀刻贯穿上覆介电层，止于ORBS层。其中ORBS层在底部的这种触点开口可长时间(长达24小时)暴露于空气，且触点电阻增大得极少(小于2倍)。图5B中说本文档来自技高网...

【技术保护点】
1.一种集成电路，其包括：下伏金属几何结构；介电层，其在所述下伏金属几何结构上；触点开口，其贯穿所述介电层，其中所述触点开口止于所述下伏金属几何结构；上覆金属几何结构，其中所述上覆金属几何结构的一部分填充所述触点开口的一部分；以及抗氧化势垒层，其中所述抗氧化势垒层安置在所述下伏金属几何结构与上覆金属几何结构之间，且其中所述抗氧化势垒层由氮含量为至少20原子％且厚度至少5nm的TaN或TiN形成。

【技术特征摘要】
【国外来华专利技术】2015.12.18 US 14/974,0121.一种集成电路，其包括：下伏金属几何结构；介电层，其在所述下伏金属几何结构上；触点开口，其贯穿所述介电层，其中所述触点开口止于所述下伏金属几何结构；上覆金属几何结构，其中所述上覆金属几何结构的一部分填充所述触点开口的一部分；以及抗氧化势垒层，其中所述抗氧化势垒层安置在所述下伏金属几何结构与上覆金属几何结构之间，且其中所述抗氧化势垒层由氮含量为至少20原子％且厚度至少5nm的TaN或TiN形成。2.根据权利要求1所述的集成电路，其中所述抗氧化势垒层在所述触点开口下延伸。3.根据权利要求1所述的集成电路，其中所述抗氧化势垒层沿着所述触点开口的侧边和底部延伸。4.根据权利要求1所述的集成电路，其进一步包括安置在所述下伏金属几何结构与所述抗氧化势垒层之间的相互扩散势垒层。5.根据权利要求4所述的集成电路，其中所述相互扩散势垒层是厚度介于60nm与90nm之间且氮含量介于0与12原子％之间的TaN或TiN。6.根据权利要求1所述的集成电路，其中所述抗氧化势垒层由厚度介于5与15nm之间且氮含量介于20与35原子％之间的TaN形成。7.根据权利要求1所述的集成电路，其中所述抗氧化势垒层由厚度约10nm且氮含量约28原子％的TaN形成。8.一种形成集成电路的方法，所述方法包括：在第一电介质上形成下伏金属几何结构；在所述下伏金属几何结构上和所述第一电介质上沉积第二介电层；在所述第二介电层上形成触点光致抗蚀剂图案，其中触点开口在所述下伏金属几何结构上方；蚀刻触点开口贯穿所述第二介电层且止于所述下伏金属几何结构；在所述触点开口中沉积上覆金属层；在所述下伏金属几何结构与所述上覆金属层之间形成抗氧化势垒层，其中所述抗氧化势垒层是氮含量为至少20原子％且厚度至少5nm的TaN或TiN；在所述上覆金属层上形成光致抗蚀剂图案，其中上覆金属几何结构覆盖所述触点开口；以及蚀刻所述上覆金属层以形成所述上覆金属几何结构。9.根据权利要求8所述的方法，其中形成所述抗氧化势垒层包括在所述第二介电层上以及在所述触点开口的侧边和底部上沉积抗氧化势垒层。10.根据权利要求9所述的方法，其中在沉积所述第二介电层之前将所述抗氧化势垒层沉积在所述下伏金属几何结构上。11.根据权利要求8所述的方法，其进一步包括：在...

【专利技术属性】
技术研发人员：杰弗里·A·韦斯特，K·R·乌达亚库马兰，E·H·瓦宁霍夫，A·G·梅里亚姆，R·A·福斯特，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国,US