一种半导体器件及其制造方法和电子装置制造方法及图纸

本发明专利技术提供一种半导体器件及其制造方法和电子装置，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底中形成第一导电类型的源极和漏极，其中，所述源极和所述漏极分别位于所述隔离结构的两侧，所述源极和所述隔离结构间隔设置；进行第一离子注入，以在所述隔离结构和所述源极之间的半导体衬底中形成掺杂区，其中，所述第一离子注入的掺杂离子为第一导电类型的掺杂离子。本发明专利技术的方法可以有效抑制源/漏极的横向扩散，使驱动电流更稳健，并且使器件的沟道内应力增强，提高了载流子迁移率，改善了短沟道效应，进而提高了器件的性能。

Semiconductor device and manufacturing method and electronic device thereof

The invention provides a semiconductor device and a manufacturing method and an electronic device, including: providing a semiconductor substrate, forming an isolated structure in the semiconductor substrate, forming a first conductive type source and a drain in the semiconductor substrate, wherein the source and the drain are respectively located in the isolated structure. A first ion injection is carried out to form a doping area in a semiconductor substrate between the isolated structure and the source, in which the doped ion implanted by the first ion is a first conductive type of doping ion. The method can effectively suppress the lateral diffusion of the source / drain, make the driving current more robust, enhance the internal stress in the channel of the device, improve the carrier mobility, improve the short channel effect and improve the performance of the device.

【技术实现步骤摘要】
一种半导体器件及其制造方法和电子装置
本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制造方法和电子装置。
技术介绍
随着半导体行业的迅猛发展，PIC(PowerIntegratedCircuit，功率集成电路)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等，PIC电路中所使用的功率器件中，DMOS(DoubleDiffusedMOSFET，双扩散金属氧化物半导体场效应管)具有工作电压高、工艺简单、易于同低压CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)电路在工艺上兼容等特点而受到广泛关注。DMOS主要有两种类型垂直双扩散金属氧化物半导体场效应管VDMOSFET(verticaldouble-diffusedMOSFET，简称VDMOS)和横向双扩散金属氧化物半导体场效应LDMOSFET(lateraldouble-diffusedMOSFET，简称LDMOS)。LDMOS由于更容易与CMOS工艺兼容而在业内被广泛地采用。随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为了克服上述难题，现有技术通过多种方法，例如应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率，例如，对于PLDMOSFET器件，通过具有压应力的SiGe来提供应力，但想利用其进一步地增强应力来提升载流子迁移率却非常困难，另外，目前LDMOS工艺中往往需要在半导体衬底中制备深沟槽隔离结构，而深沟槽隔离结构引起漏端引入的势垒降低(DrainInducedBarrierLowering，DIBL)效应，并且使器件的饱和阈值电压(Vtsat)变差，并使沟道内的应力降低。因此，鉴于上述问题的存在，有必要提出一种新的半导体器件的制造方法，以解决现有的技术问题。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。针对现有技术的不足，本专利技术提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底中形成第一导电类型的源极和漏极，其中，所述源极和所述漏极分别位于所述隔离结构的两侧，所述源极和所述隔离结构间隔设置；进行第一离子注入，以在所述隔离结构和所述源极之间的半导体衬底中形成掺杂区，其中，所述第一离子注入的掺杂离子为第一导电类型的掺杂离子。进一步，所述掺杂区靠近所述隔离结构。进一步，所述掺杂区的深度小于所述漏极的深度。进一步，所述第一离子注入的注入方向与所述半导体衬底表面垂直的方向的夹角范围为0°～40°。进一步，所述第一导电类型为N型，所述第一导电类型的掺杂离子包括B或BF2或它们的组合。进一步，所述第一离子注入的能量范围为10KeV至100KeV，和/或，所述第一离子注入的掺杂剂量范围为1E15/cm2至1E16/cm2。进一步，在所述第一离子注入之后，还包括利用C、N和F中的一种或几种对所述隔离结构和所述源极之间的半导体衬底进行第二离子注入的步骤。进一步，所述第二离子注入的能量为0.5KeV至100KeV，和/或，所述第二离子注入的掺杂剂量范围为1E13/cm2至1E14/cm2。进一步，所述第二离子注入的注入方向与所述半导体衬底表面垂直的方向的夹角范围为0°～40°。进一步，形成所述源极和所述漏极的方法，包括以下步骤：在所述半导体衬底上预定形成栅极结构的表面形成掩膜层，其中，所述掩膜层位于所述隔离结构和预定形成的源极之间的所述半导体衬底的表面上；对所述掩膜层两侧的部分半导体衬底进行源/漏极离子注入，以在所述半导体衬底中形成所述源极和所述漏极。进一步，在形成所述源极和所述漏极之前，还包括以下步骤：在所述半导体衬底中形成所述第一导电类型的第一阱区，之后形成的所述掺杂区位于所述第一阱区内；在所述半导体衬底中形成第二导电类型的第二阱区，至少部分所述第二阱区位于所述第一阱区中并与所述隔离结构间隔设置，所述源极形成在所述第二阱区内。进一步，形成所述源极和所述漏极之后，所述第一离子注入之前，还包括以下步骤：形成层间介电层，以覆盖所述半导体衬底、所述源极和所述漏极，其中所述层间介电层的顶面和所述掩膜层的顶面齐平；去除所述掩膜层，以在所述层间介电层中形成开口。进一步，在形成所述源极和所述漏极之后，所述第一离子注入之前，还包括进行退火处理，以活化所述半导体衬底中掺杂的掺杂离子的步骤。进一步，在所述第一离子注入之后，还包括以下步骤：在所述层间介电层的所述开口中形成栅极结构，其中，所述栅极结构位于所述隔离结构与所述源极之间的半导体衬底表面上，所述栅极结构填充满所述开口，并且所述栅极结构的顶面和所述层间介电层的顶面齐平。本专利技术另一方面提供一种半导体器件，包括：半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底中形成有第一导电类型的源极和漏极，所述源极和所述漏极分别位于所述隔离结构的两侧，所述源极和所述隔离结构间隔设置；在所述隔离结构和所述源极之间的所述半导体衬底中形成有掺杂区，在所述掺杂区内掺杂有第一导电类型的掺杂离子。进一步，所述掺杂区靠近所述隔离结构。进一步，所述掺杂区的深度小于所述漏极的深度。进一步，还包括：在所述半导体衬底上形成有层间介电层，所述层间介电层中形成有开口，所述开口露出所述源极和所述隔离结构之间的区域；在所述层间介电层的所述开口中形成有栅极结构，其中，所述栅极结构位于所述隔离结构与所述源极之间的半导体衬底表面上，并且所述栅极结构的顶面和所述层间介电层的顶面齐平。进一步，还包括：在所述半导体衬底中形成有第一导电类型的第一阱区，所述掺杂区位于所述第一阱区内；在所述半导体衬底中形成有第二导电类型的第二阱区，至少部分所述第二阱区位于所述第一阱区中并与所述隔离结构间隔设置，所述漏极形成在所述第二阱区内。进一步，所述第一导电类型为N型，所述第一导电类型的掺杂离子包括B或BF2或它们的组合。进一步，在所述掺杂区中还掺杂有C、N和F中的一种或几种。本专利技术再一方面提供一种电子装置，所述电子装置包括前述的半导体器件。根据本专利技术的制造方法，通过第一离子注入，在所述隔离结构和所述源极之间的半导体衬底中形成第一导电类型的掺杂区，由于掺杂区位于所述隔离结构与源极之间，可以有效抑制源/漏极的横向扩散，使驱动电流更稳健，并且使器件的沟道内应力增强，提高了载流子迁移率，改善了短沟道效应，进而提高了器件的性能。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A至图1D示出了现有的一种PLDMOS器件的制造方法的相关步骤所获得的器件的剖面示意图；图2A至图2H示出了本专利技术一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的剖面示意图；图3示出了本专利技术一个实施方式的半导体器件的制造方法的工艺本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底中形成第一导电类型的源极和漏极，其中，所述源极和所述漏极分别位于所述隔离结构的两侧，所述源极和所述隔离结构间隔设置；进行第一离子注入，以在所述隔离结构和所述源极之间的半导体衬底中形成掺杂区，其中，所述第一离子注入的掺杂离子为第一导电类型的掺杂离子。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构；在所述半导体衬底中形成第一导电类型的源极和漏极，其中，所述源极和所述漏极分别位于所述隔离结构的两侧，所述源极和所述隔离结构间隔设置；进行第一离子注入，以在所述隔离结构和所述源极之间的半导体衬底中形成掺杂区，其中，所述第一离子注入的掺杂离子为第一导电类型的掺杂离子。2.如权利要求1所述的制造方法，其特征在于，所述掺杂区靠近所述隔离结构。3.如权利要求2所述的制造方法，其特征在于，所述掺杂区的深度小于所述漏极的深度。4.如权利要求1所述的制造方法，其特征在于，所述第一离子注入的注入方向与所述半导体衬底表面垂直的方向的夹角范围为0°～40°。5.如权利要求1所述的制造方法，其特征在于，所述第一导电类型为N型，所述第一导电类型的掺杂离子包括B或BF2或它们的组合。6.如权利要求1所述的制造方法，其特征在于，所述第一离子注入的能量范围为10KeV至100KeV，和/或，所述第一离子注入的掺杂剂量范围为1E15/cm2至1E16/cm2。7.如权利要求1所述的制造方法，其特征在于，在所述第一离子注入之后，还包括利用C、N和F中的一种或几种对所述隔离结构和所述源极之间的半导体衬底进行第二离子注入的步骤。8.如权利要求7所述的制造方法，其特征在于，所述第二离子注入的能量为0.5KeV至100KeV，和/或，所述第二离子注入的掺杂剂量范围为1E13/cm2至1E14/cm2。9.如权利要求7所述的制造方法，其特征在于，所述第二离子注入的注入方向与所述半导体衬底表面垂直的方向的夹角范围为0°～40°。10.如权利要求1所述的制造方法，其特征在于，形成所述源极和所述漏极的方法，包括以下步骤：在所述半导体衬底上预定形成栅极结构的表面形成掩膜层，其中，所述掩膜层位于所述隔离结构和预定形成的源极之间的所述半导体衬底的表面上；对所述掩膜层两侧的部分半导体衬底进行源/漏极离子注入，以在所述半导体衬底中形成所述源极和所述漏极。11.如权利要求1所述的制造方法，其特征在于，在形成所述源极和所述漏极之前，还包括以下步骤：在所述半导体衬底中形成所述第一导电类型的第一阱区，之后形成的所述掺杂区位于所述第一阱区内；在所述半导体衬底中形成第二导电类型的第二阱区，至少部分所述第二阱区位于所述第一阱区中并与所述隔离结构间隔设置，所述源极形成在所述第二阱区内。12.如权利要求10所述的制造...

【专利技术属性】
技术研发人员：赵猛，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31