一种高速差分串行数据传输的方法、系统和装置制造方法及图纸

本发明专利技术提供的一种高速差分串行数据传输的方法、系统和装置，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。

【技术实现步骤摘要】
一种高速差分串行数据传输的方法、系统和装置
本专利技术涉及高速差分串行数据传输
，尤其涉及一种高速差分串行数据传输的方法、系统和装置。
技术介绍
在高速差分数据传输的过程中，由于高速比特流串行传输不存在单独的线路来实现时钟同步，因此需要通过编码技术将时钟嵌入数据当中，形成既包含数据信息又包含时钟信息的可以串行发送的比特流，通过编码进行数据传输，接收机不但可以实现时钟恢复和比特同步，而且可以检测和纠正数据错误。在高速差分数据传输过程中，最常用的编码格式为8b/10b编码。8b/10b编码是将8比特数据按照相应的编码真值表编码成相应的10比特数据。编码过程中，将8比特原始数据分为高3位和低5位两组数据，其中将高3位数据进行3b/4b编码，而低5位数据进行5b/6b编码，将编码的数据合并得到10b数据。在进行编码的过程中，1和0的个数肯定会出现不一致的情况，将这种情况称为差异度，将1的个数超过0的个数称作为负极性，将1的个数和0的个数相等称为零极性，将0的个数超过1的个数称为正极性。在整个编码真值表中，0极性数据并不能完全覆盖，因此为了保证直流平衡，在数据编码过程中，必须先根据上一个编码结果的极性选择5b/6b编码的极性，然后根据6b数据的极性，选择3b/4b编码的极性，得到10比特数据后，再根据10比特数据的极性选择下一次编码的极性。经过此编码格式编码的比特流0和1的数量基本相同，可以保证直流平衡。由于需要保证编码后比特流中0和1的数量基本相同，使得这种编码格式的编码逻辑较为复杂，无论是通过组合逻辑实现，还是通过查找表实现，都需要占用比较多的逻辑资源。将原本8位的数据用10位来表示，会使8b/10b编码的带宽利用率并不高。
技术实现思路
为了解决上述技术问题，本专利技术的主要目的在于提供一种高速差分串行数据传输的方法、系统和装置，该技术方案一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。为了达到上述目的，本专利技术技术方案如下：本专利技术一方面提供了一种高速差分串行数据传输的方法，包括：将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据。进一步的，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，时钟序列长度为1～5个码元；数据序列长度为8～60个码元。进一步的，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。进一步的，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。本专利技术另一方面还提供了一种高速差分串行数据传输的系统，包括将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，用于通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，用于记录需要发送的高速差分串行数据。进一步的，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，时钟序列长度为1～5个码元；数据序列长度为8～60个码元。进一步的，所述时钟序列包括：变化序列，用于保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。进一步的，所述时钟序列还包括：逻辑反序列，用于在编码过程中在时钟序列中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。本专利技术另一方面还提供了一种高速差分串行数据传输的装置包括前述之一所述的系统。本专利技术提供的一种高速差分串行数据传输的方法、系统和装置，通过将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据的技术方案，一般应用于数据的传输距离比较近、传输速率比较低的场合，不需要严格的保证直流平衡，只需要周期性的在比特流的固定位置插入跳变沿，嵌入时钟信息，保证接收端可以稳定的恢复出时钟信号即可，不考虑编码后比特流中0和1的数量，从而大大简化了编码逻辑，节省芯片资源，降低系统调试难度。还可以根据数据传输速率、传输距离、传输介质等条件灵活的选择编码时的参数和方式，不同的编码参数和方式可以提供不同的带宽利用率。附图说明图1为根据本专利技术的一种高速差分串行数据传输的方法的实施例一的编码示意图之一；图2为根据本专利技术的一种高速差分串行数据传输的方法的实施例一的编码示意图之二；图3为根据本专利技术的一种高速差分串行数据传输的方法的实施例一的编码示意图之三；图4为根据本专利技术的一种高速差分串行数据传输的方法的实施例一的编码示意图之四。具体实施方式为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。实施例一参照图1，图1示出了本专利技术提供的一种高速差分串行数据传输的方法的一实施例的示意图。包括：将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列C序列和数据序列D序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据。所述数据单元的长度为固定长度，总长度为时钟序列长度m与数据序列长度n的总和m+n，其中，时钟序列长度为1～5个码元；数据序列长度为8～60个码元。进一步的，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。例如，C序列可以是固定值，如01、10、0011、1100、011、110等包含0到1或1到0变化的序列。进一步的，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。例如，C序列可以是本数据单元D序列码元1的逻辑反序列或前一个数据单元D序列码元n的逻辑反序列。如图2所示，本实例C序列设置为长度为4个码元的固定值0011，D序列长度n设置为24。本文档来自技高网...

【技术保护点】
1.一种高速差分串行数据传输的方法，其特征在于，包括：将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据。

【技术特征摘要】
1.一种高速差分串行数据传输的方法，其特征在于，包括：将高速差分串行数据经过编码后形成的用于依次串行发送的数据单元，所述数据单元由顺序连接的时钟序列和数据序列两部分组成；所述时钟序列，包括通过在编码过程中插入变化序列或与所述数据序列的逻辑反序列，从而显示时钟标识；所述数据序列，包括记录需要发送的高速差分串行数据。2.如权利要求1所述的方法，其特征在于，所述数据单元的长度为固定长度，总长度为时钟序列长度与数据序列长度总和，其中，时钟序列长度为1～5个码元；数据序列长度为8～60个码元。3.如权利要求1或2所述的方法，其特征在于，时钟序列在编码过程中插入变化序列包括：保证在每个数据单元的固定位置都有一个0到1或1到0的变化，从而实现时钟标识。4.如权利要求1-3之一所述的方法，其特征在于，时钟序列在编码过程中插入与所述数据序列的逻辑反序列包括：时钟序列在编码过程中插入与同一数据单元相邻的数据序列的逻辑反序列或前一个数据单元的数据序列的逻辑反序列。5.一种高速差分串行数...

【专利技术属性】
技术研发人员：刘兴宾，
申请(专利权)人：广州晶序达电子科技有限公司，
类型：发明
国别省市：广东,44