移位寄存器及逐次逼近型模数转换器制造技术

一种移位寄存器及逐次逼近型模数转换器。所述移位寄存器包括：分别由多个可控开关组成的第一移位电路及第二移位电路，其中：所述第一移位电路，与数据输入端及时钟信号发生器耦接，适于在所述时钟信号发生器输出的时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据输出至所述第一移位电路的输出端；所述第二移位电路，与所述第一移位电路的输出端耦接，适于在所述时钟信号发生器输出的时钟信号处于第二逻辑值期间，将所述第一移位电路的输出端存储的数据输出至所述移位寄存器的输出端。应用上述方案，可以简化SAR ADC中移位寄存器的结构。

【技术实现步骤摘要】
移位寄存器及逐次逼近型模数转换器
本专利技术涉及电子电路
，具体涉及一种移位寄存器及逐次逼近型模数转换器。
技术介绍
逐次逼近型模数转换器(SARADC)是具有中等转换速度精度和中等转换速度的模数转换器。SARADC不仅功耗低、占用的芯片面积小，而且易于实现多路转换。总体而言，SARADC在精度、速度、功耗和成本方面具有综合优势，因此被广泛应用与工业控制、医疗仪器以及微处理器等领域。在SARADC中通常设置有多个移位寄存器，利用移位寄存器可以存储SARADC中比较器的比较结果。然而，现有SARADC中移位寄存器通常包括多个可控开关及多个门电路组成，并且部分可控开关及门电路之间形成锁存环路，结构比较复杂，导致电路实现难度较大。
技术实现思路
本专利技术解决的技术问题是如何简化SARADC中移位寄存器的结构。为解决上述技术问题，本专利技术实施例提供一种移位寄存器，所述移位寄存器包括：分别由多个可控开关组成的第一移位电路及第二移位电路，其中：所述第一移位电路，与数据输入端及时钟信号发生器耦接，适于在所述时钟信号发生器输出的时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据输出至所述第一移位电路的输出端；所述第二移位电路，与所述第一移位电路的输出端耦接，适于在所述时钟信号发生器输出的时钟信号处于第二逻辑值期间，将所述第一移位电路的输出端存储的数据输出至所述移位寄存器的输出端。可选地，所述第一逻辑值为0，所述第二逻辑值为1。可选地，所述第一移位电路及第二移位电路分别由多个可控开关依次串联连接组成。可选地，所述多个可控开关中的至少一个为MOS管。可选地，所述第一移位电路包括：依次串联连接的第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管，其中，所述第一PMOS管及第二NMOS管的栅极与所述数据输入端耦接，所述第二PMOS管的栅极与所述时钟信号发生器的输出端耦接，所述第一NMOS管的栅极通过非门电路与所述时钟信号发生器的输出端耦接。可选地，所述第二移位电路包括：依次串联连接的第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；其中，所述第三PMOS管及第四NMOS管的栅极与所述第二PMOS管的漏极耦接；所述第四PMOS管的栅极通过非门电路与所述时钟信号发生器的输出端耦接；所述第三NMOS管的栅极与所述时钟信号发生器的输出端耦接，漏极作为所述移位寄存器的输出端。可选地，所述第一PMOS管、第二PMOS管、第三PMOS管及第四PMOS管的源极及衬底与第一电压输入端耦接。可选地，所述第一NMOS管、第二NMOS管、第三NMOS管及第四NMOS管的源极及衬底与第二电压输入端耦接。可选地，所述移位寄存器还包括：与所述时钟信号发生器输出端耦接的非门电路。本专利技术实施例还提供了一种逐次逼近型模数转换器，所述逐次逼近型模数转换器包括：上述任一种的移位寄存器。可选地，所述逐次逼近型模数转换器中的比较器作为所述时钟信号发生器。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：采用上述方案，由于第一移位电路及第二移位电路分别由多个可控开关组成，通过第一移位电路输出端的寄生电容存储输入数据，而无须额外设置门电路及形成锁存环路，由此可以简化移位寄存器，提高SARADC的性能。进一步，由于第一移位电路包括：依次串联连接的第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管，第二移位电路包括：依次串联连接的第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管，由此可以减少移位寄存器的器件，简化移位寄存器的结构。并且由于时钟信号驱动的器件较少，由此可以提高移位寄存器的存储速度。另外，将所述第三NMOS管的漏极作为所述移位寄存器的输出端，此时所述移位寄存器的输出端无须驱动移位寄存器的其它器件，因此可以提高移位寄存器输出端的驱动能力。附图说明图1是SARADC中多个移位寄存器之间的一种时序关系示意图；图2是SARADC中一种移位寄存器的结构示意图；图3是本专利技术实施例中一种移位寄存器的结构示意图。具体实施方式以SARADC中通常设置X个移位寄存器为例，该X个寄存器的输出数据依次为CK<1>，CK<2>，……，CK<X>，X为正整数。图1为X个移位寄存器之间的时序关系示意图。参照图1，CLK为SARADC的主时钟，VALID为SARADC中比较器产生的时钟信号。在主时钟CLK处于逻辑低电平期间，各个移位寄存器跟随时钟信号VALID逐次移位。具体地，时钟信号VALID的每个上升沿可以触发对应的移位寄存器输出逻辑高电平。比如，时钟信号VALID的第一个上升沿可以触发第1个移位寄存器的输出CK<1>＝1，第二个上升沿可以触发第2个移位寄存器的输出CK<2>＝1，第三个上升沿可以触发第3个移位寄存器的输出CK<3>＝1。其中，第2个移位寄存器的输出CK<2>为对第1个移位寄存器的输出CK<1>进行移位的结果，第3个移位寄存器的输出CK<3>为对第2个移位寄存器的输出CK<2>进行移位的结果。图2为SARADC中一种移位寄存器20的结构示意图。参照图2，所述移位寄存器20可以包括：第一移位电路21及第二移位电路22。其中，VALID_N为与时钟信号VALID逻辑相反。第一移位电路21与第二移位电路22电路结构相同。具体地，所述第一移位电路21由第一开关sw1、第一非门电路211、第二非门电路212以及第二开关sw2组成。所述第二移位电路22由第三开关sw3、第三非门电路221、与非门电路222以及第四开关sw4组成。第一开关sw1与第一非门电路211串联连接。第二非门电路212与第二开关sw2串联连接后，在第一非门电路211两端形成latch锁存环路。第三开关sw3与第三非门电路221串联连接。与非门电路222与第四开关sw4串联连接后，在第三非门电路221两端形成latch锁存环路。其中，与非门电路222的一输入端SOC可以与SARADC中比较器耦接，当SOC输入为0时，SARADC中比较器不执行比较操作，移位寄存器不工作，当SOC输入为1时，SARADC中比较器执行比较操作，移位寄存器开始工作。当时钟信号VALID为逻辑低电平时，第一开关sw1闭合，第三开关sw3断开，移位寄存器的输入数据D通过第一非门电路211输出至节点a，并通过第二非门电路212与第二开关sw2形成的锁存环路暂存。当时钟信号VALID为逻辑高电平时，第一移位电路21的输出数据通过第三非门电路221输出至移位寄存器的输出端clk，并通过与非门电路222与第四开关sw4形成的锁存环路暂存。在上述移位寄存器20中，除开关外，还包括多个门电路，并且部分开关及门电路之间形成锁存环路，结构比较复杂，电路实现难度较大。针对上述问题，本专利技术实施例提供了一种移位寄存器，所述移位寄存器中，第一移位电路及第二移位电路分别由多个可控开关串联组成，通过第一移位电路输出端的寄生电容存储本文档来自技高网...

【技术保护点】
1.一种移位寄存器，其特征在于，包括：分别由多个可控开关组成的第一移位电路及第二移位电路，其中：所述第一移位电路，与数据输入端及时钟信号发生器耦接，适于在所述时钟信号发生器输出的时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据输出至所述第一移位电路的输出端；所述第二移位电路，与所述第一移位电路的输出端耦接，适于在所述时钟信号发生器输出的时钟信号处于第二逻辑值期间，将所述第一移位电路的输出端存储的数据输出至所述移位寄存器的输出端。

【技术特征摘要】
1.一种移位寄存器，其特征在于，包括：分别由多个可控开关组成的第一移位电路及第二移位电路，其中：所述第一移位电路，与数据输入端及时钟信号发生器耦接，适于在所述时钟信号发生器输出的时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据输出至所述第一移位电路的输出端；所述第二移位电路，与所述第一移位电路的输出端耦接，适于在所述时钟信号发生器输出的时钟信号处于第二逻辑值期间，将所述第一移位电路的输出端存储的数据输出至所述移位寄存器的输出端。2.如权利要求1所述的移位寄存器，其特征在于，所述第一逻辑值为0，所述第二逻辑值为1。3.如权利要求2所述的移位寄存器，其特征在于，所述第一移位电路及第二移位电路分别由多个可控开关依次串联连接组成。4.如权利要求2或3所述的移位寄存器，其特征在于，所述多个可控开关中的至少一个为MOS管。5.如权利要求4所述的移位寄存器，其特征在于，所述第一移位电路包括：依次串联连接的第一PMOS管、第二PMOS管、第一NMOS管及第二NMOS管，其中，所述第一PMOS管及第二NMOS管的栅极与所述数据输入端耦接，所述第二PMOS管的栅极与所述时钟信号发生器的输出端耦接，所述第一NMOS管的栅极...

【专利技术属性】
技术研发人员：刘飞，朱晓明，张楠，岳利华，曲世军，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31