一种降低开关电容电路非线性误差的时钟优化电路制造技术

本实用新型专利技术属于电子技术领域，提供了一种降低开关电容电路非线性误差的时钟优化电路。所述时钟优化电路包括：根据第一时钟信号

【技术实现步骤摘要】
一种降低开关电容电路非线性误差的时钟优化电路
本技术属于电子
，尤其涉及一种降低开关电容电路非线性误差的时钟优化电路。
技术介绍
电容数字转换器是一种用于将连续的电容信号转换为离散的数字信号的器件，现有技术通常采用下极板采样方法来实现单端电路与各种应用设备的连接；其中所述下极板采样方法是指将一种电容数字转换器中的电容器的下极板连接放大器的输出端，而将上极板连接到虚地端节点，利用适当的开关通断时序来得到离散的数字信号。因此现有的开关电容电路至少存在以下问题：该开关电容电路中下极板开关动作所引起的电荷注入误差以及时序馈通误差与电容数字转换器的数字输出以及感应电容器的容值相联系，当该感应电容器的容值在一个比较宽的范围内变化时，电荷注入误差与时序馈通误差不再具有线性关系，会产生较大的非线性误差，从而现有技术无法实现对于电容数字转换器中电容值的精确测量。
技术实现思路
本技术提供一种降低开关电容电路非线性误差的时钟优化电路和方法，旨在解决现有技术中存在的非线性误差较大以及对电容数字转换器中电容值的检测具有较大误差的问题。本技术第一方面提供一种降低开关电容电路非线性误差的时钟优化电路，包括：输入端接基准电压信号Vref，并根据第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷的第一开关电容电路；输入端接基准电压信号Vref，并根据第三时钟信号以及第四时钟信号生成第二沟道电荷的第二开关电容电路；与所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端连接，用于根据第五时钟信号和第六时钟信号消除非线性误差电荷的时序优化单元；与所述时序优化单元连接，用于对所述时序优化单元生成的电压信号进行放大的信号放大单元；与所述信号放大单元连接，用于根据所述信号放大单元生成的电压放大信号生成所述第一反馈信号Y和所述第二反馈信号的反馈单元。进一步地，还包括，用于生成第一参考时钟信号和第二参考时钟信号的时钟信号产生电路；若所述时钟优化电路处于测量阶段，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号Y、所述第二时钟信号所述第三时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：若所述时钟优化电路处于校正阶段，所述第三时钟信号为非有效电平，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：进一步地，所述第五时钟信号的相位和所述第六时钟信号的相位交错。进一步地，所述第一反馈信号Y和所述第二反馈信号相位相反。进一步地，所述第一开关电容电路包括：第一CMOS管、第二CMOS管以及基准电容；所述第一CMOS管的漏极接所述基准电压信号Vref，所述第一CMOS管的源极以及所述第二CMOS管的漏极接所述基准电容的第一端，所述第二CMOS管的源极接共模电压，所述第一CMOS管的栅极接所述第一时钟信号所述第二CMOS管的栅极接所述第二时钟信号所述基准电容的第二端为所述第一开关电容电路的输出端。进一步地，所述第二开关电容电路包括：第三CMOS管、第四CMOS管以及采样电容；所述第三CMOS管的漏极接基准电压信号Vref，所述第三CMOS管的源极以及所述第四CMOS管的漏极接所述采样电容的第一端，所述第四CMOS管的源极接共模电压，所述第三CMOS管的栅极接所述第三时钟信号所述第四CMOS管的栅极接所述第四时钟信号所述采样电容的第二端为所述第二开关电容电路的输出端。进一步地，所述时序优化单元包括第五CMOS管以及第六CMOS管；所述第五CMOS管的漏极以及所述第六CMOS管的漏极接所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端，所述第五CMOS管的源极接共模电压，所述第五CMOS管的栅极接所述第五时钟信号所述第六CMOS管的栅极接所述第六时钟信号所述第六CMOS管的源极为所述时序优化单元的输出端。进一步地，所述信号放大单元包括：运算放大器和反馈电容；所述运算放大器的反相输入端与所述时序优化单元连接，所述反馈电容连接所述运算放大器的反相输入端与所述运算放大器的输出端之间，所述运算放大器的同相输入端接共模电压，所述运算放大器的输出端为所述信号放大单元的输出端。进一步地，所述反馈单元包括：比较器以及触发器；所述比较器的同相输入端与所述信号放大单元连接，所述比较器的反相输入端接共模电压，所述比较器的输出端与所述触发器的D输入端连接，所述触发器的C输入端为触发信号输入端，所述触发器的Q0输出端输出所述第一反馈信号Y和Q1输出端输出所述第二反馈信号本技术相对于现有技术所取得的有益技术效果为：在上述时钟优化电路中，由于第一开关电容电路所对应的时钟信号和第二开关电容电路所对应的时钟信号并不完全相同，导致第一沟道电荷与第二沟道电荷并不相等，由此引入了非线性误差；而时序优化单元根据第五时钟信号和第六时钟信号平衡了由于第一沟道电荷以及第二沟道电荷所引起的时钟馈通误差与电荷注入误差，消除了开关电容电路中的非线性误差，提高了对于电容数字转换器中电容值的检测精度；从而解决了现有技术无法消除非线性误差，以及对电容数字转换器中电容值检测精度较低的问题。附图说明为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本技术实施例提供的一种时钟优化电路的结构示意图；图2是本技术实施例提供的一种时钟优化电路的电路结构图；图3是本技术实施例提供的一种时钟信号的周期图；图4是本技术实施例提供的另一种时钟优化电路的电路结构图；图5是本技术实施例提供的一种时钟优化电路的等效电路图；图6是本技术实施例提供的另一种时钟优化电路的等效电路图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。图1示出了本技术实施例提供的时钟优化电路的结构示意图，为了便于说明，仅示出了与本技术实施例相关的部分，详述如下：如图1所示，该时钟优化电路10包括第一开关电容电路101、第二开关电容电路102、时序优化单元103、信号放大单元104以及反馈单元105。其中第一开关电容电路101的输入端接基准电压信号Vref，并根据第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷；具体的，当第一开关电容电路101中的CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)管导通或者关断时，第一开关电容电路101中电容在充放电过程中会产生电荷的转移现象，从而形成了第一沟道电荷。第二开关电容电路102的输入端接基准电压信号Vref，并根据第三时钟信号以及第四时钟信号生成第二沟道电荷；时序优化单元103与第一开关电容电路101的输出端以及第二开关电容电路102的输出端连接，时序优化单元103根据第五时钟信号和第本文档来自技高网...

【技术保护点】
1.一种降低开关电容电路非线性误差的时钟优化电路，其特征在于，包括：输入端接基准电压信号Vref，并根据第一时钟信号

【技术特征摘要】
1.一种降低开关电容电路非线性误差的时钟优化电路，其特征在于，包括：输入端接基准电压信号Vref，并根据第一时钟信号第一反馈信号Y、第二反馈信号以及第二时钟信号生成第一沟道电荷的第一开关电容电路；输入端接基准电压信号Vref，并根据第三时钟信号以及第四时钟信号生成第二沟道电荷的第二开关电容电路；与所述第一开关电容电路的输出端以及所述第二开关电容电路的输出端连接，用于根据第五时钟信号和第六时钟信号消除非线性误差电荷的时序优化单元；与所述时序优化单元连接，用于对所述时序优化单元生成的电压信号进行放大的信号放大单元；与所述信号放大单元连接，用于根据所述信号放大单元生成的电压放大信号生成所述第一反馈信号Y和所述第二反馈信号的反馈单元。2.根据权利要求1所述的时钟优化电路，其特征在于，还包括，用于生成第一参考时钟信号和第二参考时钟信号的时钟信号产生电路；若所述时钟优化电路处于测量阶段，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第三时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：若所述时钟优化电路处于校正阶段，所述第三时钟信号为非有效电平，所述第一时钟信号所述第一反馈信号Y、所述第二反馈信号所述第二时钟信号所述第四时钟信号所述第一参考时钟信号以及所述第二参考时钟信号满足以下公式：3.根据权利要求1或2所述的时钟优化电路，其特征在于，所述第五时钟信号的相位和所述第六时钟信号的相位交错。4.根据权利要求1或2所述的时钟优化电路，其特征在于，所述第一反馈信号Y和所述第二反馈信号相位相反。5.根据权利要求1所述的时钟优化电路，其特征在于，所述第一开关电容电路包括：第一CMOS管、第二CMOS管以及基准电容；所述第一CMOS管的漏极接所述基准电压信号Vref，所述第一CMOS管的源极以及所述第二CMOS管的漏极接所述基准电容的第一端，所述...

【专利技术属性】
技术研发人员：黎冰，那继平，
申请(专利权)人：深圳大学，
类型：新型
国别省市：广东,44