延迟信号产生装置和延迟信号产生方法制造方法及图纸

本申请提供一种延迟信号产生装置和延迟信号产生方法，其中延迟信号产生装置包括数字控制延迟线和控制电路，数字控制延迟线包括粗调延迟电路，用于通过对输入信号分别应用多个不同的粗调延迟量以产生多个粗调延迟信号，其中，所述不同的粗调延迟量由第一控制输入信号设置；以及细调延迟电路，用于通过基于粗调延迟信号执行相位插值以对所述输入信号产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由第二控制输入信号设置；该控制电路，用于产生第一控制输入信号和第二控制输入信号，当根据所述第二控制输入信号，所述多个粗调延迟信号其中之一对所述细调延迟信号没有贡献时，控制电路改变第一控制信号。使用该技术方案可以减少毛刺。

Delay signal generator and delay signal generation method

The present application provides a delay signal generation device and a delay signal generation method, in which a delay signal generating device includes a digital control delay line and a control circuit, the digital control delay line includes a coarse modulation delay circuit, which is used to generate a plurality of coarse modulation delay letters by applying a plurality of different coarse modulation delays to the input signal. The different coarse tone delays are set by the first control input signal, and the fine modulation delay circuit is used to produce a fine modulation delay signal with a fine modulation delay by performing phase interpolation based on a coarse modulation delay signal, in which the fine tuning delay amount is set by a second control input signal. The control circuit is used to produce a first control input signal and a second control input signal, and the control circuit changes the first control signal when one of the multiple coarse modulation delay signals does not contribute to the fine-tuning delay signal according to the second control input signal. The use of this technical scheme can reduce burr.

【技术实现步骤摘要】
延迟信号产生装置和延迟信号产生方法
本专利技术涉及对输入信号施加延迟量以产生延迟信号，特别是涉及一种使用无毛刺的数字控制延迟线的延迟信号产生装置和延迟信号产生方法。
技术介绍
以实用性的角度考虑，数字控制延迟线(digitallycontrolleddelayline,DCDL)在许多应用中具有重要作用，例如全数字式锁相环(all-digitalphaselockedloop,ADPLL)，延迟锁定环(delay-lockedloop,DLL)，移相器(phaseshifter)，时钟发生器(clockgenerator)等等。然而，毛刺(glitch)是数字电路中出现的不想要的脉冲信号，且已成为数字电路中最常见的设计问题。例如，不想要的毛刺(也可以称为短时脉冲干扰)可能导致数据损失。对于常规的数字控制延迟线(DCDL)，在切换延迟控制代码(delaycontrolcode)时可能出现毛刺。因此，需要一种新型的无毛刺的数字控制延迟线设计。
技术实现思路
本专利技术实施例提供一种延迟信号产生装置和延迟信号产生方法，以避免毛刺。本专利技术一实施例提供一种延迟信号产生装置，其包括：数字控制延迟线和控制电路，该数字控制延迟线包括：粗调延迟电路，用于通过对输入信号分别应用多个不同的粗调延迟量以产生多个粗调延迟信号，其中，所述不同的粗调延迟量由第一控制输入信号设置；以及细调延迟电路，用于通过基于所述粗调延迟信号执行相位插值以对所述输入信号产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由第二控制输入信号设置；控制电路，用于向所述粗调延迟电路产生所述第一控制输入信号，以及向所述细调延迟电路产生所述第二控制输入信号，其中，当根据所述第二控制输入信号，所述多个粗调延迟信号其中之一对所述细调延迟信号没有贡献时，所述控制电路改变所述第一控制输入信号。例如，所述控制电路不改变所述第一控制输入信号，除非根据所述第二控制输入信号，所述粗调延迟信号其中之一对所述细调延迟信号没有贡献。本专利技术一实施例提供一种延迟信号产生方法，包括：产生第一控制输入信号；产生第二控制输入信号；通过对输入信号应用多个不同的粗调延迟量，产生多个粗调延迟信号，其中，所述不同的粗调延迟量由所述第一控制输入信号数字控制；以及通过基于所述粗调延迟信号执行相位插值，产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由所述第二控制输入信号数字控制；其中，当根据所述第二控制输入信号，所述粗调延迟信号其中之一对所述细调延迟信号没有贡献时，所述第一控制输入信号被改变。本申请通过产生第一控制输入信号和第二控制输入信号，只有在基于第二控制输入信号的粗调延迟信号其中之一对细调延迟信号没有贡献时，才允许调整第一控制输入信号，从而避免对该粗调延迟信号进行调整时对细调延迟信号造成的扰动，因此可以保持无毛刺。附图说明在阅读了各附图和附图中所示的优选实施例的详细说明后，本专利技术的各目的对于本领域的技术人员来说无疑是显而易见的。图1是根据本专利技术一实施例的延迟信号产生装置的结构框图。图2是根据本专利技术一实施例的用于产生多个粗调延迟信号其中之一的独立数字控制延迟线的示意图。图3是根据本专利技术一实施例的延迟单元的示意图。图4A和图4B是根据本专利技术一实施例的具有共用延迟元件的用于产生粗调延迟信号的第一数字控制延迟线的示意图。图5A和图5B是根据本专利技术一实施例的具有共用延迟元件的用于产生粗调延迟信号的第二数字控制延迟线的示意图。图6A至图6D根据本专利技术一实施例，示出了具有用于产生粗调延迟信号的共用延迟元件的数字控制延迟线的第一配置示例的示意图。图7A至图7D根据本专利技术一实施例，示出了具有用于产生粗调延迟信号的共用延迟元件的数字控制延迟线的第二配置示例的示意图。图8是根据本专利技术一实施例的相位插值器的示意图。图9根据本专利技术一实施例，示出了将第一控制输入从当前设置切换到下一设置的时间。图10A至图10E根据本专利技术一实施例，示出了在第一控制输入信号被调整时细调延迟电路(例如：相位插值器)工作状态的示意图。图11根据本专利技术一实施例，示出了使用无毛刺的数字控制延迟线的延迟锁定环的应用示意图。图12根据本专利技术一实施例，示出了使用无毛刺的数字控制延迟线的存储器接口的应用示意图。具体实施方式在说明书及权利要求中，某些术语可被使用来指代特定组件。可被本领域技术人员理解的是，制造商可以用不同名称来指代某组件。本说明书不以名称不同(而不是功能不同)来区分组件。在以下描述和权利要求中，术语“包括”以开放式描述的方式使用，因此不应当被解释为诸如“由……组成”的封闭式描述的方式。此外，术语“耦接”意指间接或直接的电连接。因此，如果一个装置耦接到另一装置，那么所述连接可以是通过直接的电连接，或经由其它装置及连接设备的间接电连接。图1是根据本专利技术一实施例的延迟信号产生装置100的结构框图。延迟信号产生装置100包括无毛刺(glitchfree)的数字控制延迟线(digitallycontrolleddelayline,DCDL)101，该数字控制延迟线101具有粗调延迟电路(coarsedelaycircuit)102和细调延迟电路(finedelaycircuit)104，且还包括控制电路106。控制电路106用于管理无毛刺数字控制延迟线101的输入信号和输出信号间的最终延迟量(delayamount)。在此实施例中，控制电路106产生第一控制输入信号CS1至粗调延迟电路102，并产生第二控制输入信号CS2至细调延迟电路104。粗调延迟电路102用于通过对输入信号SIN分别施加多个不同的粗调延迟量(coarsedelayamounts)，例如TCD1和TCD2，以产生多个粗调延迟信号(coarsedelaysignal)，例如FB1和FB2，其中，不同的粗调延迟量由第一控制输入信号CS1设置(即数字控制)。在一个示例性设计中，粗调延迟电路102可被设置为具有多个独立数字控制延迟线以分别产生粗调延迟信号(例如FB1和FB2)。图2根据本专利技术的一实施例，示出了用于产生多个粗调延迟信号(例如FB1和FB2)其中之一的独立数字控制延迟线的示意图。独立数字控制延迟线200接收输入信号IN，且通过对输入信号IN施加选定的延迟量以产生输出信号OUT。如图2所示，独立数字控制延迟线200包括多个延迟单元202_1、202_2、……、202_N。202_1至202_N中的每个延迟单元具有第一输入节点In1，第二输入节点In2，第一输出节点Out1，第二输出节点Out2。对于首个延迟单元202_1，第一输入节点In1接收独立数字控制延迟线200的输入信号IN，第一输出节点Out1输出独立数字控制延迟线200的输出信号OUT，第二输出节点Out2与下一个延迟单元202_2的第一输入节点In1连接，且第二输入节点In2与下一个延迟单元202_2的第一输出节点Out1连接。对于最后一个延迟单元202_N，第一输入节点In1与前一个延迟单元(图未示)的第二输出节点连接，第一输出节点Out1与前一个延迟单元(图未示)的第二输入节点连接，且第二输入节点In2与第二输出节点Out2连接。独立数字控制延迟线200由具有多个控制比特C1、CB1、C2、CB2、……CN本文档来自技高网...

【技术保护点】
1.一种延迟信号产生装置，其特征在于，包括：数字控制延迟线，包括：粗调延迟电路，用于通过对输入信号分别应用多个不同的粗调延迟量以产生多个粗调延迟信号，其中，所述不同的粗调延迟量由第一控制输入信号设置；以及细调延迟电路，用于通过基于所述粗调延迟信号执行相位插值以对所述输入信号产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由第二控制输入信号设置；以及控制电路，用于向所述粗调延迟电路产生所述第一控制输入信号，以及向所述细调延迟电路产生所述第二控制输入信号，其中，当根据所述第二控制输入信号，所述多个粗调延迟信号其中之一对所述细调延迟信号没有贡献时，所述控制电路改变所述第一控制输入信号。

【技术特征摘要】
2017.01.11 US 15/404,1661.一种延迟信号产生装置，其特征在于，包括：数字控制延迟线，包括：粗调延迟电路，用于通过对输入信号分别应用多个不同的粗调延迟量以产生多个粗调延迟信号，其中，所述不同的粗调延迟量由第一控制输入信号设置；以及细调延迟电路，用于通过基于所述粗调延迟信号执行相位插值以对所述输入信号产生具有细调延迟量的细调延迟信号，其中，所述细调延迟量由第二控制输入信号设置；以及控制电路，用于向所述粗调延迟电路产生所述第一控制输入信号，以及向所述细调延迟电路产生所述第二控制输入信号，其中，当根据所述第二控制输入信号，所述多个粗调延迟信号其中之一对所述细调延迟信号没有贡献时，所述控制电路改变所述第一控制输入信号。2.如权利要求1所述的延迟信号产生装置，其特征在于，所述控制电路控制所述粗调延迟电路每次只改变所述不同的粗调延迟量其中之一。3.如权利要求1所述的延迟信号产生装置，其特征在于，当所述控制电路改变所述第一控制输入信号时，所述多个粗调延迟信号中对所述细调延迟信号没有贡献的粗调延迟信号被调整以响应所述第一控制输入信号的改变。4.如权利要求3所述的延迟信号产生装置，其特征在于，当所述控制电路改变所述第一控制输入信号时，除所述多个粗调延迟信号中对所述细调延迟信号没有贡献的粗调延迟信号以外的粗调延迟信号保持不变。5.如权利要求1所述的延迟信号产生装置，其特征在于，所述不同的粗调延迟量包括第一粗调延迟量和第二粗调延迟量；在所述第一控制输入信号被所述控制电路改变之前，所述第一粗调延迟量比所述第二粗调延迟量大第一延迟差值；而在所述第一控制输入信号被所述控制电路改变之后，所述第二粗调延迟量比所述第一粗调延迟量大第二延迟差值。6.如权利要求5所述的延迟信号产生装置，其特征在于，所述第一延迟差值等于所述第二延迟差值。7.如权利要求1所述的延迟信号产生装置，其特征在于，所述不同的粗调延迟量包括第一粗调延迟量和第二粗调延迟量；所述粗调延迟电路包括多个延迟元件；所述第一粗调延迟量由从所述多个延迟元件中选择的至少一个第一延迟元件设置；所述第二粗调延迟量由从所述多个延迟元件中选择的多个第二延迟元件设置；且所述至少一个第一延迟元件和所述多个第二延迟元件具有至少一个共用延迟元件。8.如权利要求1所述的延迟信号产生装置，其特征在于，所述不同的粗调延迟量包括第一粗调延迟量和第二粗调延迟量；所述粗调延迟电路包括共用延迟元件、位于所述共用延迟元件第一侧的第一组延迟元件以及位于所述共用延迟元件第二侧的第二组延迟元件；当所述第一控制输入信号具有第一设置时，从所述第一组延迟元件中选择的至少一个延迟元件被用于设置所述第一粗调延迟量，从所述第二组延迟元件中选择的至少一个延迟元件被用于设置所述第二粗调延迟量；以及，当所述第一控制输入信号具有第二设置时，从所述第二组延迟元件中选择的至少一个延迟元件被用于设置所述第一粗调延迟量，从所述第一组延迟元件中选择的至少一个延迟元件被用于设置所述第二粗调延迟量。9.如权利要求1所述的延迟信号产生装置，其特征在于，所述粗调延迟电路包括多个延迟元件，所述不同的粗调延迟量包括由不同延迟路径提供的不同延迟量的插值得到的至少一个粗调延迟量，其中，不同延迟路径包括从所述多个延迟元件中选择的延迟元件...

【专利技术属性】
技术研发人员：徐瑛佑，庄志伦，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾,71