基于时钟同步局放的前端数据采集及缓存电路、系统及方法技术方案

本发明专利技术公开了基于时钟同步局放的前端数据采集及缓存电路、系统及方法，包括AD采样电路，所述AD采样电路均与时钟电路相连，通过时钟电路实现AD采样电路的时钟同步，所述AD采样电路连接至主控电路，所述主控电路与存储器相连；主控电路包括控制模块，所述通过开关控制先进先出缓存模块与存储器控制模块之间的通断，所述控制模块还与时钟同步模块通信，主控电路经过时钟同步接口与纳秒级时钟同步系统进行同步；将本地局放采集终端与时钟同步系统终端在不同时钟下进行同步，并且对本地局放采集终端内同一时钟下的4个通道进行时钟同步，保障了采集数据的有效和可靠性，能全面记录局放信号的特征，从而保障了供电的稳定性，以及电力设备的安全性。

Front-end data acquisition and caching circuit, system and method based on clock synchronization PD

The invention discloses the front-end data acquisition and caching circuit, system and method based on the clock synchronization Bureau, including the AD sampling circuit. The AD sampling circuit is connected with the clock circuit, and realizes the clock synchronization of the AD sampling circuit through the clock circuit. The AD sampling circuit is connected to the main control circuit, the main control circuit and the memory. The main control circuit consists of a control module, which controls the interruption between the advanced first out cache module and the memory control module through the switch, and the control module is also communicated with the clock synchronization module, and the main control circuit is synchronized with the nanosecond clock synchronization system through the clock synchronization interface; the local Bureau is placed to collect the terminal and time. The clock synchronization system terminals synchronize under different clocks, and synchronizes the 4 channels under the same clock in the local local bureau, which ensures the validity and reliability of the data acquisition, and can record the characteristics of the signal in the Bureau, thus ensuring the stability of the power supply and the security of the power equipment.

【技术实现步骤摘要】
基于时钟同步局放的前端数据采集及缓存电路、系统及方法
本专利技术涉及数据采集机制及数据缓存
，特别是涉及基于时钟同步局放的前端数据采集及缓存电路、系统及方法。
技术介绍
高压电缆线路局部放电量与电力电缆绝缘状况密切相关，局部放电量的变化预示着电缆绝缘中一定存在着可能危及电缆安全运行的缺陷。因此，准确测量局部放电是判断高压电缆绝缘品质的最直观、理想、有效的方法。对运行中的交联电缆线路实施局部放电在线监测，进而分析诊断运行线路中电缆及附件的绝缘缺陷状况，具有重大现实意义。目前的局放采集终端没有加入时钟同步功能，在现有的系统中前端处理机制和数据缓存方法尤其影响时钟同步的精度，进而影响到局放放电的判定。因此，关于对局放的前端数据采集及缓存数据处理上存在着不足，尚缺乏相应的解决方案。
技术实现思路
为了解决现有技术的不足，本专利技术的目的之一是提供了基于时钟同步局放的前端数据采集及缓存电路，保障了采集数据的有效和可靠性，同时通过缓存电路，能全面记录局放信号的特征，为后期发生局部放电的数据分析提供了可靠有效的数据，从而保障了供电的稳定性，以及电力设备的安全性。基于时钟同步局放的前端数据采集及缓存电路，包括与若干传感器相连的AD采样电路，所述AD采样电路均与时钟电路相连，通过时钟电路实现AD采样电路的时钟同步，所述AD采样电路连接至主控电路，所述主控电路与存储器相连；所述主控电路包括控制模块，所述通过开关控制先进先出缓存模块与存储器控制模块之间的通断，所述控制模块还与时钟同步模块通信；所述主控电路经过时钟同步接口与纳秒级时钟同步系统进行同步；所述主控电路内部开辟的先进先出缓存模块，用以缓存AD采样电路输出的AD数据，主控电路读取AD采样数据，并分别判断是否满足局部放电信号的触发条件，如果满足触发条件，则记录该时刻，并且开始存储AD采样数据到存储器，存储的数据保证局放信号的完整性。进一步的，所述基于时钟同步局放的前端数据采集及缓存电路作为数据采集终端与其他数据采集终端时钟同步。进一步的，所述主控电路通过通信接口与上位机通信，所述触发条件包括通过上位机软件设定的阈值或采样时刻。基于时钟同步局放的前端数据采集及缓存电路的工作方法，包括：主控电路与纳秒级时钟同步系统的同步；各通道采集电路的AD采样电路通过与同一时钟电路相连实现不同通道之间AD采样电路时钟同步；全面记录并缓存有效的局放数据信息；进一步的，所述主控电路的FPGA芯片内部有独立的时钟同步模块，通过时钟同步接口与纳秒级时钟同步局放系统进行同步，以保证采用本电路的终端与其他时钟同步局放高速采集终端的时钟同步。进一步的，所述AD采样电路在同一时钟的驱动下，在时钟的同一相位进行信号采样，以保证通道内采集信号的时钟同步。进一步的，所述全面记录并缓存有效的局放数据信息时，对应的策略是：AD采样电路上电后一直保持采样，主控电路内部开辟先进先出存储器，用以缓存AD数据；主控电路读取AD采样数据，并分别判断是否满足局部放电信号的触发条件；如果满足触发条件，则记录该时刻，并且开始存储80mS即4个工频周期的数据到存储器；存储到存储器的数据包括触发时刻之前设定时间及之后设定时间的数据到存储器；存储触发信号之前设定时间的数据是为了保证局放信号的完整性，一共存储4(或设定个数)个工频周期的数据，是为了全面记录局放信号的特征。进一步的，所述基于时钟同步局放的前端数据采集及缓存系统，包括上述基于时钟同步局放的前端数据采集及缓存电路及与该电路相连的高频电流传感器、工频电流传感器，所述高频电流传感器、工频电流传感器实现对高压电缆放电信号及工频相位信号的采样，所述基于时钟同步局放的前端数据采集及缓存电路将采集的数据进行采集及缓存处理后传输至时钟同步局放测量定位装置，所述时钟同步局放测量定位装置与监控平台通信。进一步的，所述时钟同步局放测量定位装置包括主控FPGA单元、高速模数转换单元、信号调理单元、数据缓存单元、通信单元、时钟同步单元及电源管理单元；所述主控FPGA单元与通信单元、时钟同步单元、高速模数转换单元和数据缓存单元连接；信号调理单元与高频局放互感器及接地电流互感器连接，实现电流信号的输入；高速模数转换单元与信号处理单元连接，将电流信号转换为数据，由主控FPGA单元传送至数据缓存单元，主控FPGA单元将数据分析，滤波处理后，通过通信单元上传至监控平台。进一步的，所述时钟同步局放测量定位装置的时钟同步单元通过手拉手链式连接，实现高精度时钟同步。与现有技术相比，本专利技术的有益效果是：本专利技术通过本前端数据采集及缓存电路及方法，将本地局放采集终端与时钟同步系统终端在不同时钟下进行同步，并且对本地局放采集终端内同一时钟下的4个通道进行时钟同步，保障了采集数据的有效和可靠性，同时通过缓存电路及其方法，能全面记录局放信号的特征，为后期发生局部放电的数据分析提供了可靠有效的数据，从而保障了供电的稳定性，以及电力设备的安全性。附图说明构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。图1为本专利技术硬件组成示意图；图2为本专利技术的数据缓存示意图；图3为本专利技术的系统结构框图；图4为本专利技术的时钟同步局放测量定位装置硬件结构图。具体实施方式应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属
的普通技术人员通常理解的相同含义。需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。正如
技术介绍
所介绍的，现有技术中存在局部信号采集与缓存的不足，为了解决如上的技术问题，本申请提出了基于时钟同步局放的前端数据采集及缓存电路。本申请的一种典型的实施方式中，如图1所示，提供了基于时钟同步局放的前端数据采集及缓存电路，该基于时钟同步局放的前端数据采集及缓存电路中由4路AD采样电路、4片32位SDRAM、FPGA主控电路及时钟电路模块组成。上述时钟电路是PCB上的硬件电路，时钟同步模块是PFGA内部的软件和电路的结合体。控制模块控制SDRAM控制模块执行读/写和刷新等操作。为了精确采样局放电信号波形，本专利技术采用4片12位分辨率，采样率高达125MHz的AD芯片AD9233。为了精确的进行时钟同步,采用同一时钟作为4片AD的时钟源。为了满足时钟同步要求及数据存取速度，采样数据分别存储到4片128Mb32位总线SDRAM(MT48LC32B2)中。为了对4个通道进行同步采样、同步缓存、同步计算，本专利技术采用ALTERA公司的高速高性能FPGA芯片EP2S60F1020I4作为主控芯片，分别与AD采样模块，时钟电路及SDRAM存储模块连接。为了实现100MHz采样率的高速采样，并且对采样信号进行高精度时钟同步，本专利技术采用如下处理机制。FPGA内部有独立的计时模块经过时钟同步接口通过秒脉冲和UART通信与纳秒级时钟同步系统进行同步，以保证本终端本文档来自技高网...

【技术保护点】
1.基于时钟同步局放的前端数据采集及缓存电路，其特征是，包括与若干传感器相连的AD采样电路，所述AD采样电路均与时钟电路相连，通过时钟电路实现AD采样电路的时钟同步，所述AD采样电路连接至主控电路，所述主控电路与存储器相连；所述主控电路包括控制模块，所述通过开关控制先进先出缓存模块与存储器控制模块之间的通断，所述控制模块还与时钟同步模块通信；所述主控电路经过时钟同步接口与纳秒级时钟同步系统进行同步；所述主控电路内部开辟的先进先出缓存模块，用以缓存AD采样电路输出的AD数据，主控电路读取AD采样数据，并分别判断是否满足局部放电信号的触发条件，如果满足触发条件，则记录该时刻，并且开始存储的AD采样数据到存储器，存储的数据保证局放信号的完整性。

【技术特征摘要】
1.基于时钟同步局放的前端数据采集及缓存电路，其特征是，包括与若干传感器相连的AD采样电路，所述AD采样电路均与时钟电路相连，通过时钟电路实现AD采样电路的时钟同步，所述AD采样电路连接至主控电路，所述主控电路与存储器相连；所述主控电路包括控制模块，所述通过开关控制先进先出缓存模块与存储器控制模块之间的通断，所述控制模块还与时钟同步模块通信；所述主控电路经过时钟同步接口与纳秒级时钟同步系统进行同步；所述主控电路内部开辟的先进先出缓存模块，用以缓存AD采样电路输出的AD数据，主控电路读取AD采样数据，并分别判断是否满足局部放电信号的触发条件，如果满足触发条件，则记录该时刻，并且开始存储的AD采样数据到存储器，存储的数据保证局放信号的完整性。2.如权利要求1所述的基于时钟同步局放的前端数据采集及缓存电路，其特征是，所述基于时钟同步局放的前端数据采集及缓存电路作为数据采集终端与其他数据采集终端时钟同步。3.如权利要求1所述的基于时钟同步局放的前端数据采集及缓存电路，其特征是，所述主控电路通过通信接口与上位机通信，所述触发条件包括通过上位机软件设定的阈值或采样时刻。4.基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，包括：主控电路与纳秒级时钟同步系统的同步；各通道采集电路的AD采样电路通过与同一时钟电路相连实现不同通道之间AD采样电路时钟同步；全面记录并缓存有效的局放数据信息。5.如权利要求4所述的基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，所述主控电路的FPGA芯片内部有独立的时钟同步模块，通过时钟同步接口与纳秒级时钟同步局放系统进行同步，以保证采用本电路的终端与其他时钟同步局放高速采集终端的时钟同步。6.如权利要求4所述的基于时钟同步局放的前端数据采集及缓存电路的工作方法，其特征是，所述AD采样电路在同一时钟的驱动下，在时钟的同一相位进行信号采样，以保证通道内采集信号的时钟同步。7.如权...

【专利技术属性】
技术研发人员：郑元勋，马宝国，杨震威，
申请(专利权)人：山东康威通信技术股份有限公司，
类型：发明
国别省市：山东,37