低导通电阻大功率MOS器件制造技术

本实用新型专利技术涉及一种低导通电阻大功率MOS器件，其栅极自上而下包含栅电极金属层、绝缘介质层、绝缘栅氧化层、P型掺杂层、N型外延层以及N型衬底；在栅电极金属层下方的绝缘介质层上开有接触孔，栅电极金属层从该接触孔中向下延伸至导电多晶硅顶部，并与导电多晶硅直接相连；一重掺杂N型弧形区位于P型掺杂层上部且位于沟槽周边；所述沟槽顶部淀积有绝缘介质层，并在位于导电多晶硅上方的绝缘介质层分别开孔，在孔内设有栅电极金属层，分别实现导电多晶硅和源极电性连接，所述栅电极金属层与绝缘介质层之间设置有一WSi2层。本实用新型专利技术低导通电阻大功率MOS器件使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低。

High power MOS device with low conduction resistance

The utility model relates to a low conduction resistance high power MOS device, which includes a gate electrode metal layer, an insulating layer, an insulating layer oxidation layer, a P type doping layer, a N epitaxial layer and a N type substrate from top to bottom, and a contact hole is opened on the insulating medium layer under the gate electrode metal layer, and the gate electrode metal layer is from the contact hole. It extends down to the top of the conductive polysilicon and is directly connected with the conductive polysilicon, and a heavy doped N shaped arc region is located at the upper part of the P type doping layer and is located around the groove; the top of the groove is deposited with an insulating medium layer, and the insulating medium layer above the conducting polysilicon is opened separately, and a gate electrode metal layer is provided in the hole. The conductive polysilicon and the source electrode are electrically connected respectively, and a WSi2 layer is arranged between the gate electrode metal layer and the insulating medium layer. The low conduction resistance and high power MOS device of the utility model makes the positive voltage drop and device loss decrease, and when the device is turned off, the device is protected and the leakage current is further reduced.

【技术实现步骤摘要】
低导通电阻大功率MOS器件
本技术涉及MOS器件
，具体涉及一种低导通电阻大功率MOS器件。
技术介绍
沟槽功率MOS器件是在平面式功率MOS器件的基础上发展起来的。与平面式功率MOS器件相比，其具有导通电阻低、饱和压降低、开关速度快、沟道密度高、芯片尺寸小等优点；采用沟槽式结构，消除了平面式功率MOS器件存在的寄生JFET（结型场效应管）效应。目前深沟槽功率MOS器件已经发展成为中低压大功率MOS器件的主流。随着深沟槽大功率MOS器件工艺技术的日渐成熟，市场竞争日趋激烈，一颗芯片的制造成本和利润都已经是按照多少分钱人民币来计算。
技术实现思路
本技术目的是提供一种低导通电阻大功率MOS器件，该低导通电阻大功率MOS器件使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低。为达到上述目的，本技术采用的技术方案是：一种低导通电阻大功率MOS器件，包括位于有源区中源极和栅极，有源区外围设有终端保护结构，所述栅极自上而下包含栅电极金属层、绝缘介质层、绝缘栅氧化层、P型掺杂层、N型外延层以及N型衬底；在栅电极金属层下方的绝缘介质层上开有接触孔，栅电极金属层从该接触孔中向下延伸至导电多晶硅顶部，并与导电多晶硅直接相连；所述导电多晶硅淀积于沟槽中，在栅电极金属层下方设有沟槽，该沟槽位于P型掺杂层，沟槽底部伸入N型外延层，沟槽内壁表面生长有绝缘栅氧化层，沟槽内淀积有导电多晶硅，从而形成沟槽型导电多晶硅；一重掺杂N型弧形区位于P型掺杂层上部且位于沟槽周边；所述沟槽顶部淀积有绝缘介质层，并在位于导电多晶硅上方的绝缘介质层分别开孔，在孔内设有栅电极金属层，分别实现导电多晶硅和源极电性连接，所述栅电极金属层与绝缘介质层之间设置有一WSi2层。上述技术方案中的有关内容解释如下：1、上述方案中，所述重掺杂N型弧形区与P型掺杂层的接触面为弧形。2、上述方案中，所述重掺杂N型弧形区的上表面与绝缘栅氧化层下表面接触。3、上述方案中，所述重掺杂N型弧形区内侧面与沟槽侧壁接触。由于上述技术方案运用，本技术与现有技术相比具有下列优点和效果：1、本技术低导通电阻大功率MOS器件，其一重掺杂N型弧形区位于P型掺杂层上部且位于沟槽周边，形成pn结界面，使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低；其次，其沟槽顶部淀积有绝缘介质层，并在位于导电多晶硅上方的绝缘介质层分别开孔，在孔内设有栅电极金属层，分别实现导电多晶硅和源极电性连接，所述栅电极金属层与绝缘介质层之间设置有一WSi2层，可改善欧姆接触，降低导通电阻。2、本技术低导通电阻大功率MOS器件，其栅电极金属层从该接触孔中向下延伸至导电多晶硅顶部，并与导电多晶硅直接相连。从而增加了栅电极金属层与绝缘介质层的接触面积，同时栅电极金属层与绝缘介质层形成楔和，大大增加了栅电极金属层与绝缘介质层的粘附力。附图说明附图1为本技术低导通电阻大功率MOS器件平面结构示意图；附图2为本技术低导通电阻大功率MOS器件剖面结构示意图。以上附图中：1、源极；2、栅极；3、终端保护结构；8、栅电极金属层；9、绝缘介质层；10、绝缘栅氧化层；11、P型掺杂层；12、N型外延层；13、N型衬底；14、沟槽型导电多晶硅；15、沟槽；16、导电多晶硅；17、接触孔；18、重掺杂N型弧形区；19、WSi2层。具体实施方式下面结合附图及实施例对本技术作进一步描述：实施例1：一种低导通电阻大功率MOS器件，包括位于有源区中源极1和栅极2，有源区外围设有终端保护结构3，所述栅极2自上而下包含栅电极金属层8、绝缘介质层9、绝缘栅氧化层10、P型掺杂层11、N型外延层12以及N型衬底13；在栅电极金属层8下方的绝缘介质层9上开有接触孔17，栅电极金属层8从该接触孔17中向下延伸至导电多晶硅16顶部，并与导电多晶硅16直接相连；所述导电多晶硅16淀积于沟槽15中，在栅电极金属层8下方设有沟槽15，该沟槽15位于P型掺杂层11，沟槽15底部伸入N型外延层12，沟槽15内壁表面生长有绝缘栅氧化层10，沟槽15内淀积有导电多晶硅16，从而形成沟槽型导电多晶硅14；一重掺杂N型弧形区18位于P型掺杂层11上部且位于沟槽15周边；所述沟槽15顶部淀积有绝缘介质层9，并在位于导电多晶硅16上方的绝缘介质层9分别开孔，在孔内设有栅电极金属层8，分别实现导电多晶硅16和源极1电性连接，所述栅电极金属层8与绝缘介质层9之间设置有一WSi2层19。上述重掺杂N型弧形区18与P型掺杂层11的接触面为弧形。实施例2：一种低导通电阻大功率MOS器件，包括位于有源区中源极1和栅极2，有源区外围设有终端保护结构3，所述栅极2自上而下包含栅电极金属层8、绝缘介质层9、绝缘栅氧化层10、P型掺杂层11、N型外延层12以及N型衬底13；在栅电极金属层8下方的绝缘介质层9上开有接触孔17，栅电极金属层8从该接触孔17中向下延伸至导电多晶硅16顶部，并与导电多晶硅16直接相连；所述导电多晶硅16淀积于沟槽15中，在栅电极金属层8下方设有沟槽15，该沟槽15位于P型掺杂层11，沟槽15底部伸入N型外延层12，沟槽15内壁表面生长有绝缘栅氧化层10，沟槽15内淀积有导电多晶硅16，从而形成沟槽型导电多晶硅14；一重掺杂N型弧形区18位于P型掺杂层11上部且位于沟槽15周边；所述沟槽15顶部淀积有绝缘介质层9，并在位于导电多晶硅16上方的绝缘介质层9分别开孔，在孔内设有栅电极金属层8，分别实现导电多晶硅16和源极1电性连接，所述栅电极金属层8与绝缘介质层9之间设置有一WSi2层19。上述重掺杂N型弧形区18与P型掺杂层11的接触面为弧形。上述重掺杂N型弧形区18的上表面与绝缘栅氧化层10下表面接触。上述重掺杂N型弧形区18内侧面与沟槽15侧壁接触。采用上述低导通电阻大功率MOS器件时，其一重掺杂N型弧形区位于P型掺杂层上部且位于沟槽周边，形成pn结界面，使得器件正向压降和器件损耗均得到了减小，且在器件反向关断时，保护了器件，器件漏电流进一步降低；其次，其沟槽顶部淀积有绝缘介质层，并在位于导电多晶硅上方的绝缘介质层分别开孔，在孔内设有栅电极金属层，分别实现导电多晶硅和源极电性连接，所述栅电极金属层与绝缘介质层之间设置有一WSi2层，可改善欧姆接触，降低导通电阻；其次，其栅电极金属层从该接触孔中向下延伸至导电多晶硅顶部，并与导电多晶硅直接相连。从而增加了栅电极金属层与绝缘介质层的接触面积，同时栅电极金属层与绝缘介质层形成楔和，大大增加了栅电极金属层与绝缘介质层的粘附力。上述实施例只为说明本技术的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本技术的内容并据以实施，并不能以此限制本技术的保护范围。凡根据本技术精神实质所作的等效变化或修饰，都应涵盖在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种低导通电阻大功率MOS器件，包括位于有源区中源极（1）和栅极（2），有源区外围设有终端保护结构（3），所述栅极（2）自上而下包含栅电极金属层（8）、绝缘介质层（9）、绝缘栅氧化层（10）、P型掺杂层（11）、N型外延层（12）以及N型衬底（13）；在栅电极金属层（8）下方的绝缘介质层（9）上开有接触孔（17），栅电极金属层（8）从该接触孔（17）中向下延伸至导电多晶硅（16）顶部，并与导电多晶硅（16）直接相连；所述导电多晶硅（16）淀积于沟槽（15）中，在栅电极金属层（8）下方设有沟槽（15），该沟槽（15）位于P型掺杂层（11），沟槽（15）底部伸入N型外延层（12），沟槽（15）内壁表面生长有绝缘栅氧化层（10），沟槽（15）内淀积有导电多晶硅（16），从而形成沟槽型导电多晶硅（14）；其特征在于：一重掺杂N型弧形区（18）位于P型掺杂层（11）上部且位于沟槽（15）周边；所述沟槽（15）顶部淀积有绝缘介质层（9），并在位于导电多晶硅（16）上方的绝缘介质层（9）分别开孔，在孔内设有栅电极金属层（8），分别实现导电多晶硅（16）和源极（1）电性连接，所述栅电极金属层（8）与绝缘介质层（9）之间设置有一WSi2层（19）。...

【技术特征摘要】
1.一种低导通电阻大功率MOS器件，包括位于有源区中源极（1）和栅极（2），有源区外围设有终端保护结构（3），所述栅极（2）自上而下包含栅电极金属层（8）、绝缘介质层（9）、绝缘栅氧化层（10）、P型掺杂层（11）、N型外延层（12）以及N型衬底（13）；在栅电极金属层（8）下方的绝缘介质层（9）上开有接触孔（17），栅电极金属层（8）从该接触孔（17）中向下延伸至导电多晶硅（16）顶部，并与导电多晶硅（16）直接相连；所述导电多晶硅（16）淀积于沟槽（15）中，在栅电极金属层（8）下方设有沟槽（15），该沟槽（15）位于P型掺杂层（11），沟槽（15）底部伸入N型外延层（12），沟槽（15）内壁表面生长有绝缘栅氧化层（10），沟槽（15）内淀积有导电多晶硅（16），从而形成沟槽型导电多晶硅（14）；其特征...

【专利技术属性】
技术研发人员：黄彦智，陆佳顺，杨洁雯，
申请(专利权)人：苏州硅能半导体科技股份有限公司，
类型：新型
国别省市：江苏,32