用于GE NMOS的低肖特基势垒触点结构制造技术

一种装置，包括衬底；衬底上的晶体管器件，所述晶体管器件包括沟道和设置在沟道之间的源极和漏极；耦合到源极的源极触点和耦合到漏极的漏极触点；并且源极和漏极各自包括合成物，合成物包括在与沟道的接合界面处的大于在与源极触点的结处的锗浓度的锗浓度。一种方法，包括在衬底上限定用于晶体管器件的区域；形成源极和漏极，各自包括与沟道的接合界面；以及形成到源极和漏极中的一个的触点，其中，源极和漏极中的每一个的合成物包括在与沟道的接合界面处的大于在与触点的结处的浓度的锗浓度。

Low Schottky barrier contact structure for GE NMOS

A device, including a substrate; a transistor device on a substrate, which includes a channel and a source and a drain between the channels; a source contact coupled to a source and a drain contact coupled to the drain; and the source and drain each include a compound, and the compound is included at the junction interface with the channel. The germanium concentration is greater than that of germanium at the junction with the source contacts. A method of defining a region for a transistor on a substrate; forming a source and drain, each including a junction interface with a channel; and a contact formed in the source and drain, in which each of the sources and leaks is larger than the contact at the groove interface with the contact point. The concentration of germanium at the junction of the junction.

【技术实现步骤摘要】
【国外来华专利技术】用于GENMOS的低肖特基势垒触点结构
集成电路器件。
技术介绍
高存取电阻是实现高性能锗(Ge)NMOS器件的限制因素之一。高存取电阻的一个贡献因素是金属/n+Ge触点的高肖特基势垒高度(SBH)。对于大多数金属/锗触点，费米能级倾向于固定在价带附近。这种固定对于PMOS器件是有利的，但是对于NMOS器件是不利的。另外，在锗中然后在硅中实现高的n型掺杂剂浓度通常更加困难。附图说明图1示出了包括多层源极和漏极的场效应晶体管(FET)器件的实施例的横截面示意性侧视图。图2示出了包括源极和漏极渐变(graded)复合合成物(compositecomposition)的FET器件的另一个实施例的横截面侧视图。图3示出了半导体衬底的横截面示意性侧视图。图4示出了在本征层的鳍状物部分上形成牺牲或虚设栅极叠置体之后的图3的结构的俯视透视图。图5示出了穿过线5-5'的图4的结构，示出由本征层限定的鳍状物上的栅极电介质和虚设栅极的栅极叠置体。图6示出了在去除本征层对应于鳍状物中的源极区域和漏极区域的部分之后的穿过线6-6'的图5的视图。图7示出了在形成器件的源极和漏极之后的图6的结构。图8呈现了形成具有多层或复合源极和漏极的三维晶体管器件的过程的实施例的流程图。图9示出了以平面晶体管器件实现的CMOS反相器的实施例的俯视透视示意图。图10是实现一个或多个实施例的内插层。图11示出了计算设备的实施例。具体实施方式描述了减小晶体管器件中的存取电阻的技术。在一个实施例中，通过降低与金属触点的接合处的锗浓度，例如触点与源极或漏极材料之间的接合界面，减小了锗器件的存取电阻。图1示出了场效应晶体管(FET)器件的实施例的横截面侧视图。参考图1，器件100包括衬底110，衬底110例如是单晶硅衬底。在该实施例中，设置在衬底110上的是缓冲层120。缓冲层120例如包含具有比衬底的材料大的晶格的材料(例如，其中，衬底110是单晶硅，缓冲层120具有比硅更大的晶格常数)。一种适用于缓冲层的材料是锗。为了降低穿透位错密度，诸如锗的材料可以在缓冲层120中渐变，以逐渐增大外延生长的硅锗膜中的锗成分，使得越靠近衬底110，锗浓度就越小并且远离衬底则增大。在图1和图2的实施例中，设置在缓冲层120上的是阻挡层130。在一个实施例中，阻挡层130是宽带隙材料的阻挡材料(例如，具有至少一个电子伏特(eV)的数量级的带隙的材料)，其在接合界面处具有类似于缓冲层120的晶格的晶格结构。对于在接合界面处主要是锗的缓冲层(缓冲层120)，合适的宽带隙材料是半绝缘砷化镓(GaAs)。如图1所示，设置在阻挡层130上的是结区或源极140以及结区或漏极150。在一个实施例中，源极140是NMOSFET的n+源极并且漏极150是n+漏极。设置在源极140和漏极150之间的是诸如锗的本征半导体材料的沟道135。覆盖沟道135的是例如二氧化硅或介电常数大于二氧化硅的电介质材料(高k材料)或二氧化硅与高k材料或多种高k材料的组合的栅极电介质层160。设置在栅极电介质160上的是例如金属材料(例如钨、钽)或金属化合物(例如硅化物)的栅电极170。图1还示出了到源极140的触点180和到漏极150的触点185，其均由例如镍(Ni)、钴(Co)、钛(Ti)及其硅化物的金属材料构成。如图1所示，源极140和漏极150均为多层合成物。源极140包括可以被生长或沉积的第一源极材料145和第二源极材料148。漏极150包括第一漏极材料155和第二漏极材料158。对于NMOSFET，第一源极材料145和第一漏极材料155均为n掺杂的锗。n+锗金属接合界面的肖特基势垒高度(SBH)相对较高。为了避免金属触点180和185分别与源极140和漏极150中的锗之间的这种接合界面，将第二源极材料148和第二漏极材料158包括在各自的触点与第一源极材料145和第一漏极材料155之间的源极140和漏极150中。第二源极材料148和第二漏极材料158被选择为相对于触点180和185的材料的导带的肖特基势垒低于相对于导带的锗的肖特基势垒的一种或多种材料。一种材料是硅。在一个实施例中，可以在第一源极材料145和第一漏极材料155上外延生长或沉积硅材料(例如，化学气相沉积(CVD))以形成第二源极材料148和第二漏极材料158。在一个实施例中，将硅的第二源极材料148和第二漏极材料158生长或沉积至如下厚度：足以指定分别相对于触点180和触点185的与第一源极材料145和第一漏极材料155相关的电气性质(例如，带隙)，但又足够薄而不改变第一源极材料145或第一漏极材料155的物理性质(例如，材料的应变)。作为接合界面层的第二源极材料148和第二漏极材料158的代表性厚度为4纳米(nm)至5nm的数量级。对于NMOSFET，第二源极材料148和第二漏极材料158的硅材料掺杂有诸如砷和磷的n型掺杂剂。在一个实施例中，将第二源极材料148和第二漏极材料158掺杂到比第一材料145和第一漏极材料155的掺杂剂浓度更高的掺杂剂浓度。由于硅材料可以掺杂到比锗材料更高的掺杂剂浓度，因此通过相应结的硅材料中的高掺杂浓度，相对于仅具有仅由锗构成的源极和漏极的器件而言，可以降低器件的扩展电阻。图2示出了FET器件的另一个实施例的横截面。参考图2，该器件包括诸如单晶硅之类的半导体材料的衬底210。设置在衬底210上的是包括具有比衬底210的晶格更大的晶格的一定浓度的半导体材料的缓冲层220。在一个实施例中，缓冲层220是硅锗，其包括与参考参照图1描述的实施例的缓冲层描述的类似的锗的渐变浓度。例如，设置在缓冲层220上的是诸如GaAs的宽带隙材料的阻挡层230。设置在阻挡层230上的阻挡材料235是包括源极240(例如，n+源极)和漏极250(例如，n+漏极)的FET器件。设置在源极240和漏极250之间的是诸如锗的本征半导体材料的沟道区域235。设置在沟道235上的是栅极电介质260和栅电极270。图2还示出了到源极240的触点280和到漏极250的触点285，均由例如Ni、Co、Ti及其硅化物的金属材料构成。参考器件200的源极240和漏极250，其均为锗和相对于触点280和触点285的导带具有比锗更低的肖特基势垒的材料的复合合成物。代表性材料是硅。在图2所示的实施例中，使用锗和硅作为组成复合合成物的材料，每种合成物贯穿相应的源极和漏极渐变，使得源极240和漏极250的材料的锗浓度在与阻挡层230的接合界面和与沟道235的接合界面处最大(例如，100％)，并且随着材料与接合界面的分离而减小。类似地，硅浓度贯穿该结渐变，使得硅浓度在与阻挡层230的接合界面和与沟道235的接合界面处处于其最低值(例如，0％)，并且从接合界面朝向结的顶部或与触点280或触点285的接触点增大，在结的顶部或与触点280或触点285的接触点处其浓度处于其最大值(例如100％)。参考图2中的器件200的源极240，源极240具有包括部分242、244、246和248的渐变结。源极240的部分242设置在与阻挡层230的接合界面和与沟道235的接合界面处。在NMOSFET的一个实施例中，部分242是100％锗。比部分242更远离接合界面本文档来自技高网...

【技术保护点】
1.一种装置，包括：衬底；所述衬底上的晶体管器件，所述晶体管器件包括：设置在设置于沟道之间的源极和漏极之间的沟道；耦合到所述源极的源极触点和耦合到所述漏极的漏极触点；并且所述源极和所述漏极各自均包括合成物，所述合成物在与所述沟道的接合界面处所包括的锗浓度大于在与所述源极触点或所述漏极触点的结处的锗浓度。

【技术特征摘要】
【国外来华专利技术】1.一种装置，包括：衬底；所述衬底上的晶体管器件，所述晶体管器件包括：设置在设置于沟道之间的源极和漏极之间的沟道；耦合到所述源极的源极触点和耦合到所述漏极的漏极触点；并且所述源极和所述漏极各自均包括合成物，所述合成物在与所述沟道的接合界面处所包括的锗浓度大于在与所述源极触点或所述漏极触点的结处的锗浓度。2.根据权利要求1所述的装置，其中，在与所述源极触点或漏极触点的结处的锗浓度为0％。3.根据权利要求2所述的装置，其中，锗浓度在所述接合界面和所述结之间渐变。4.根据权利要求2所述的装置，其中，在所述接合界面处的锗浓度为100％。5.根据权利要求1所述的装置，其中，所述源极和所述漏极各自均包括多层合成物，所述多层合成物包括第一层和第二层，所述第一层包括锗，所述第二层所包括的材料包括比锗低的相对于所述源极触点和所述漏极触点的材料的导带的肖特基势垒。6.根据权利要求5所述的装置，其中，所述第二层包括硅。7.根据权利要求1所述的装置，其中，所述晶体管包括N型晶体管。8.一种装置，包括：晶体管，其包括设置在源极和漏极之间的N型沟道，其中，所述源极和所述漏极包括第一材料和第二材料，所述第一材料包括锗；以及到所述源极和所述漏极中的一个的触点，其中，所述第二材料所包括的相对于所述触点的材料的导带的肖特基势垒低于锗相对于所述导带的肖特基势垒，并且其中，在所述触点与所述源极和所述漏极中的一个之间的结处，所述第二材料的浓度大于所述第一材料的浓度。9.根据权利要求8所述的装置，其中，在所述结处的所述第一材料的浓度为0％。10.根据权利要求9所述的装置，其中，所述第一材料的浓度在与所述沟道的接合界面和...

【专利技术属性】
技术研发人员：W·拉赫马迪，M·V·梅茨，B·舒金，V·H·勒，G·杜威，A·阿格拉瓦尔，J·T·卡瓦列罗斯，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US