半导体装置和半导体装置的制造方法制造方法及图纸

技术编号:18466627 阅读:44 留言:0更新日期:2018-07-18 16:20
半导体装置(1001)具备:薄膜晶体管(101),其具有氧化物半导体层(16),氧化物半导体层(16)包含沟道区域和分别配置在沟道区域的两侧的源极接触区域和漏极接触区域;绝缘层,其配置为覆盖氧化物半导体层(16),具有将漏极接触区域露出的接触孔(CH);以及透明电极(24),其在接触孔(CH)内与漏极接触区域接触,当从基板的法线方向观看时,漏极接触区域的至少一部分(R)与栅极电极(12)重叠,在沿沟道宽度方向横切漏极接触区域的至少一部分(R)的任意的截面中,氧化物半导体层(16)的宽度比栅极电极(12)的宽度大,并且栅极电极(12)隔着栅极绝缘层由氧化物半导体层(16)覆盖。

Manufacturing methods of semiconductor devices and semiconductor devices

The semiconductor device (1001) has: a thin film transistor (101) with an oxide semiconductor layer (16), an oxide semiconductor layer (16) containing a channel region and a source contact area and a drain contact area on both sides of the channel region respectively; the insulating layer is configured to cover the oxide semiconductor layer (16), and has a leakage contact area. The exposed contact hole (CH), and the transparent electrode (24), which are in contact with the drain contact area in the contact hole (CH). When viewed from the normal direction of the substrate, at least part of the drain contact area (R) overlaps with the gate electrode (12), and at least part of the part of the drain contact area (R) crosscutting the drain contact area along the channel width is an arbitrary section (R). The width of the oxide semiconductor layer (16) is larger than that of the gate electrode (12), and the gate electrode (12) is covered by the oxide semiconductor layer (16) in the gate insulating layer.

【技术实现步骤摘要】
【国外来华专利技术】半导体装置和半导体装置的制造方法
本专利技术涉及具备薄膜晶体管(TFT)的半导体装置、显示装置以及半导体装置的制造方法。
技术介绍
具备按每个像素设置有开关元件的有源矩阵基板的显示装置已得到广泛应用。具备薄膜晶体管(ThinFilmTransistor:以下,称为“TFT”)作为开关元件的有源矩阵基板称为TFT基板。此外,在本说明书中,有时将与显示装置的像素对应的TFT基板的部分也称为像素。近年来,已提出使用氧化物半导体代替非晶硅、多晶硅来作为TFT的活性层的材料。将这样的TFT称为“氧化物半导体TFT”。氧化物半导体具有比非晶硅高的迁移率。因此,氧化物半导体TFT能以比非晶硅TFT高的速度进行动作。另外,氧化物半导体膜以比多晶硅膜简便的工艺形成,因此也能应用于需要大面积的装置。使用氧化物半导体TFT的TFT基板一般按每个像素具备支撑于基板的氧化物半导体TFT(以下,简称为“TFT”。)以及与TFT的漏极电极(漏极金属)电连接的像素电极。TFT通常被层间绝缘层覆盖。像素电极设置于层间绝缘层上,在形成于层间绝缘层的接触孔内与TFT的漏极电极连接。这样的TFT基板的构成例如公开于专利文献1中。在专利文献1公开的构成中,在像素内配置有具有比像素接触孔的底面大一圈的图案的漏极电极(典型地为金属电极)。因此,这成为致使光透射区域在像素中所占的比例(以下,称为“像素开口率”)降低的主要原因。另外,源极总线和漏极电极一般是通过将同一金属膜图案化而形成的,但是当显示装置的高清晰化得到进展,单个像素的面积变小时,源极总线与漏极电极的间隔会变小,因此加工变得困难。另一方面,本申请的申请人在专利文献2中提出了以与TFT的氧化物半导体层直接接触的方式配置像素电极的构成。图13的(a)和(b)是用于说明专利文献2的图3和图4所公开的TFT基板2000的俯视图和截面图。TFT基板2000具备基板921、支撑于基板921的TFT、覆盖TFT的层间绝缘层(平坦化膜)926、以及像素电极928。TFT具有栅极电极922、栅极绝缘层923、氧化物半导体层924以及源极电极925s。源极电极925s由具有层叠结构的金属膜形成,配置为与氧化物半导体层924的上表面接触。像素电极928设置在层间绝缘层926上和形成于层间绝缘层926的接触孔927内,在接触孔927内与氧化物半导体层924直接接触。即,像素电极928的一部分作为漏极电极发挥功能。在本说明书中,将氧化物半导体层924中的与像素电极928接触的部分称为漏极接触区域924ad,将氧化物半导体层924中的与源极电极925s接触的部分称为源极接触区域。氧化物半导体层924的沟道区域924ac是指位于源极接触区域与漏极接触区域924ad之间并且隔着栅极绝缘层923与栅极电极922重叠的部分。另外,将直接连接像素电极928和氧化物半导体层924的连接部分称为“像素接触部”,将形成于层间绝缘层926并用于连接像素电极928和氧化物半导体层924的接触孔927称为“像素接触孔”。在图13的(a)的俯视图中,图示出像素接触孔927的底面(即,由像素接触孔露出的基底表面)。现有技术文献专利文献专利文献1:特开2013-105136号公报专利文献2:特许第5330603号说明书
技术实现思路
专利技术要解决的问题根据专利文献2公开的构成,不形成与源极总线使用同一金属膜的漏极电极,因此能抑制像素开口率的降低。另外,没有上述的加工制约,能形成更微细的像素。然而,本专利技术的专利技术人经研究发现,在专利文献2公开的TFT基板2000中,当产生像素接触孔927的对准偏差时,像素电极928有可能与栅极电极922接触,有可能致使可靠性降低。详细情况在后面描述。这样,在以往的半导体装置中,确保高的可靠性并且实现进一步的高清晰化是困难的。本专利技术的一实施方式是鉴于上述情况完成的,其目的在于提供能确保高的可靠性并且实现进一步的高清晰化的半导体装置。用于解决问题的方案本专利技术的一实施方式的半导体装置具备基板和支撑于上述基板的薄膜晶体管,上述薄膜晶体管具有:栅极电极;栅极绝缘层,其覆盖上述栅极电极;氧化物半导体层,其在上述栅极绝缘层上配置为隔着上述栅极绝缘层与上述栅极电极部分地重叠,包含:沟道区域;以及源极接触区域和漏极接触区域,其分别配置在上述沟道区域的两侧;以及源极电极,其与上述氧化物半导体层的上述源极接触区域接触,上述半导体装置还具备:绝缘层,其配置为覆盖上述氧化物半导体层,具有将上述氧化物半导体层的上述漏极接触区域露出的接触孔;以及透明电极,其形成在上述绝缘层之上和上述接触孔内,在上述接触孔内与上述漏极接触区域接触,当从上述基板的法线方向观看时,上述漏极接触区域的至少一部分与上述栅极电极重叠,在沿上述薄膜晶体管的沟道宽度方向横切上述漏极接触区域的上述至少一部分的任意的截面中,上述氧化物半导体层的宽度比上述栅极电极的宽度大,并且上述栅极电极隔着上述栅极绝缘层由上述氧化物半导体层覆盖。在某实施方式中,还具备:多个像素,其在上述基板上在第1方向和第2方向上排列为矩阵状;多个栅极配线,其在上述第1方向上延伸;以及多个源极配线,其在上述第2方向上延伸,上述薄膜晶体管和上述透明电极配置于上述多个像素中的每个像素,上述栅极电极连接到上述多个栅极配线中的任意一个栅极配线,上述源极电极连接到上述多个源极配线中的任意一个源极配线。在某实施方式中,上述源极接触区域、上述沟道区域以及上述漏极接触区域排列在上述第2方向上。在某实施方式中,当从上述基板的法线方向观看时,上述多个栅极配线中的每个栅极配线具有:栅极配线主部,其在上述第1方向上延伸;以及栅极配线分支部,其从上述栅极配线主部在上述第2方向上伸出,当从上述基板的法线方向观看时,上述栅极配线分支部的至少一部分与上述漏极接触区域重叠。在某实施方式中,当从上述基板的法线方向观看时,上述栅极配线分支部包含:第1部分,其与上述漏极接触区域重叠;以及第2部分,其位于上述第1部分与上述栅极配线主部之间,上述第1部分的沟道宽度方向的最大宽度比上述第2部分的沟道宽度方向的最大宽度小。在某实施方式中,上述栅极配线分支部的沟道宽度方向的宽度随着远离上述栅极配线主部而变小。在某实施方式中,当从上述基板的法线方向观看时,上述氧化物半导体层配置为覆盖上述栅极配线分支部并且横穿上述栅极配线主部。在某实施方式中,当从上述基板的法线方向观看时,上述多个源极配线中的每个源极配线具有:源极配线主部,其在上述第2方向上延伸;以及源极配线分支部,其从上述源极配线主部在上述第1方向上伸出,上述源极配线分支部的至少一部分与上述源极接触区域接触。在某实施方式中,还具备:电介质层,其形成在上述透明电极上;以及另一透明电极,其形成在上述电介质层上。在某实施方式中,还具备:另一透明电极,其配置在上述透明电极的上述基板侧;以及电介质层,其配置在上述另一透明电极与上述透明电极之间。在某实施方式中,上述薄膜晶体管具有沟道蚀刻结构。在某实施方式中,上述氧化物半导体层包含In-Ga-Zn-O系氧化物。在某实施方式中,上述In-Ga-Zn-O系氧化物包含结晶质部分。在某实施方式中,上述氧化物半导体层具有层叠结构。本专利技术的一实施方式的半导体装置的制造方法是具备薄本文档来自技高网
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【技术保护点】
1.一种半导体装置,具备基板和支撑于上述基板的薄膜晶体管,其特征在于,上述薄膜晶体管具有:栅极电极;栅极绝缘层,其覆盖上述栅极电极;氧化物半导体层,其在上述栅极绝缘层上配置为隔着上述栅极绝缘层与上述栅极电极部分地重叠,包含:沟道区域;以及源极接触区域和漏极接触区域,其分别配置在上述沟道区域的两侧;以及源极电极,其与上述氧化物半导体层的上述源极接触区域接触,上述半导体装置还具备:绝缘层,其配置为覆盖上述氧化物半导体层,具有将上述氧化物半导体层的上述漏极接触区域露出的接触孔;以及透明电极,其形成在上述绝缘层之上和上述接触孔内,在上述接触孔内与上述漏极接触区域接触,当从上述基板的法线方向观看时,上述漏极接触区域的至少一部分与上述栅极电极重叠,在沿上述薄膜晶体管的沟道宽度方向横切上述漏极接触区域的上述至少一部分的任意的截面中,上述氧化物半导体层的宽度比上述栅极电极的宽度大,并且上述栅极电极隔着上述栅极绝缘层由上述氧化物半导体层覆盖。

【技术特征摘要】
【国外来华专利技术】2015.11.24 JP 2015-2286161.一种半导体装置,具备基板和支撑于上述基板的薄膜晶体管,其特征在于,上述薄膜晶体管具有:栅极电极;栅极绝缘层,其覆盖上述栅极电极;氧化物半导体层,其在上述栅极绝缘层上配置为隔着上述栅极绝缘层与上述栅极电极部分地重叠,包含:沟道区域;以及源极接触区域和漏极接触区域,其分别配置在上述沟道区域的两侧;以及源极电极,其与上述氧化物半导体层的上述源极接触区域接触,上述半导体装置还具备:绝缘层,其配置为覆盖上述氧化物半导体层,具有将上述氧化物半导体层的上述漏极接触区域露出的接触孔;以及透明电极,其形成在上述绝缘层之上和上述接触孔内,在上述接触孔内与上述漏极接触区域接触,当从上述基板的法线方向观看时,上述漏极接触区域的至少一部分与上述栅极电极重叠,在沿上述薄膜晶体管的沟道宽度方向横切上述漏极接触区域的上述至少一部分的任意的截面中,上述氧化物半导体层的宽度比上述栅极电极的宽度大,并且上述栅极电极隔着上述栅极绝缘层由上述氧化物半导体层覆盖。2.根据权利要求1所述的半导体装置,还具备:多个像素,其在上述基板上在第1方向和第2方向上排列为矩阵状;多个栅极配线,其在上述第1方向上延伸;以及多个源极配线,其在上述第2方向上延伸,上述薄膜晶体管和上述透明电极配置于上述多个像素中的每个像素,上述栅极电极连接到上述多个栅极配线中的任意一个栅极配线,上述源极电极连接到上述多个源极配线中的任意一个源极配线。3.根据权利要求2所述的半导体装置,上述源极接触区域、上述沟道区域以及上述漏极接触区域排列在上述第2方向上。4.根据权利要求2或3所述的半导体装置,当从上述基板的法线方向观看时,上述多个栅极配线中的每个栅极配线具有:栅极配线主部,其在上述第1方向上延伸;以及栅极配线分支部,其从上述栅极配线主部在上述第2方向上伸出,当从上述基板的法线方向观看时,上述栅极配线分支部的至少一部分与上述漏极接触区域重叠。5.根据权利要求4所述的半导体装置,当从上述基板的法线方向观看时,上述栅极配线分支部包含:第1部分,其与上述漏极接触区域重叠;以及第2部分,其位于上述第1部分与上述栅极配线主部之间,上述第1部分的沟道宽度方向的最大宽度比上述第2部分的沟道宽度方向的最大宽度小。6.根据权利要求5所述的半导体装置,上述栅极配线分支部的沟道宽度方向的宽度随着远离上述栅极配线主部而变小。7.根据权利要求4至6中的任意一项所述的半导体装置,当从上述基板的法线方向观看时,上述氧化物半导体层配置为覆盖上述栅极配线分支部并且横穿上述栅极配线主部。8.根据权利要求2至7中的任意一项所述的半导体装置,当从上述基板的法线方向观看时,上述多个源极配线中的每个源极配线...

【专利技术属性】
技术研发人员:内田诚一冈田训明
申请(专利权)人:夏普株式会社
类型:发明
国别省市:日本,JP

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