图像感测元件制造技术

本发明专利技术公开了一种成像元件，其包括设置在基板中的第一像素。第一像素可以包括设置在所述基板中的第一材料和设置在所述基板中的第二材料。第一材料的第一区域、第一材料的第二区域和第二材料的第三区域形成至少一个结。所述基板的第一横向截面与所述至少一个结相交，和所述基板的第二横向截面与第一材料的至少一个第四区域相交。

Image sensing element

The invention discloses an imaging element, which comprises a first pixel arranged in the substrate. The first pixel may include a first material disposed in the substrate and a second material disposed in the substrate. The first area of the first material, the second region of the first material and the third region of the second material form at least one junction. The first transverse section of the substrate intersects at least one of the nodes, and the second transverse section of the substrate intersects at least one of the fourth regions of the first material.

【技术实现步骤摘要】
【国外来华专利技术】图像感测元件
本技术涉及成像装置中的图像感测元件和/或像素。更具体地，本技术涉及提高饱和信号电荷量的成像装置中的图像感测元件和/或像素。相关申请的交叉引用本申请要求于2015年11月5日提交的日本在先专利申请JP2015-217858的权益，其全部内容通过引用结合于此。
技术介绍
CCD(电荷耦合器件)图像传感器是一种如下的图像传感器：其二维地配置与像素对应的光电转换元件(例如，光电二极管)并且使用垂直传输CCD和/或水平传输CCD读出作为由光电转换元件提供的电荷的各像素的信号。另一方面，CMOS(互补金属氧化物半导体)图像传感器类似于CCD图像传感器，其二维地配置与像素对应的光电转换元件，但是未使用垂直和水平传输CCD来读出信号，而是使用诸如存储装置等由铝、铜线等构成的选择线从所选的像素读出每个像素存储的信号。如上所述，CCD图像传感器和CMOS图像传感器在诸如读出方式等许多方面不同，但共同的是都具有光电二极管。累积在光电转换元件上的信号电荷量的最大值称作饱和信号电荷量(Qs)。具有高饱和信号电荷量的图像传感器具有增大的动态范围和信噪(SN)比。因此，饱和信号电荷量的增加是图像传感器所希望的特性改进。作为增加饱和信号电荷量的方法，可以想到的是光电二极管的面积增加或者光电二极管的PN结容量增加。专利文献1提出了一种图像感测元件，其可以通过增加饱和信号电荷量而不增加光电转换元件的面积和杂质浓度来提供高感度。[引用文献列表][专利文献]专利文献1：日本专利申请特开No.2005-332925
技术实现思路
[技术问题]如上所述，作为增加饱和信号电荷量的方法，可以想到的是光电二极管的面积增加或者光电二极管的PN结容量增加。然而，如果光电二极管的面积增加，则由于在相同视角下随着光电二极管的面积增加，所以图像传感器中的总像素数可能不期望地减少。此外，为了增加光电二极管的PN结容量，P型区域和N型区域的浓度增加，结果，暗电流也增加。因此，增加PN结容量存在限制。此外，专利文献1示出了以下技术：PN结容量扩大部从基板的表面侧连续地延伸到基板的深度方向以增加饱和信号电荷。然而，读出电极的配置可能会受到限制，或者可能难以为了优先读出信号而选择适宜的PN结扩大图案。鉴于上述情况，期望增加饱和信号电荷量。[解决问题的方案]根据本技术的实施方案，提供了一种图像感测元件(例如，成像元件中的像素)，其包括：第一P型杂质区域；第一N型杂质区域；和包括第二P型杂质区域、第二N型杂质区域和PN结面的容量扩大部，第二P型杂质区域和第二N型杂质区域形成所述PN结面，第一P型杂质区域、第一N型杂质区域和所述容量扩大部从半导体基板的上表面沿着深度方向配置。所述图像感测元件还包括读出电极，所述读出电极在与比第一P型杂质区域的一个表面更靠近第二N型杂质区域的另一个表面相对的该一个表面上并读出累积的电荷，其中所述容量扩大部和所述读出电极之间的距离大于所述容量扩大部和第一N型杂质区域之间的距离。所述容量扩大部可以包括第二P型杂质区域和第二N型杂质区域，第二P型杂质区域和第二N型杂质区域交替配置。所述半导体基板可以由硅制成，和第二P型杂质区域可以由通过功函数差来用空穴填充与硅的界面的材料形成。第一P型杂质区域和第二P型杂质区域可以是设置在不同方向上的层。第一N型杂质区域和第二N型杂质区域可以是设置在不同方向上的层。第一N型杂质区域可以由高浓度的N+区域和低浓度的N-区域构成。第一N型杂质区域可以是低浓度的N-区域。可以从所述容量扩大部到所述读出电极提供电位梯度以读出电荷。在从预定(或可选择地，期望的)方向观看的截面中，所述容量扩大部内的第二N型杂质区域可以形成为四方形状。在从预定(或可选择地，期望的)方向观察的截面中，所述容量扩大部内的第二P型杂质区域可以形成为具有预定(或可选择地，期望的)宽度的曲线形状。在从预定(或可选择地，期望的)方向观看的截面中，所述容量扩大部内的第二P型杂质区域可以形成为具有预定(或可选择地，期望的)宽度的圆形形状。在所述容量扩大部内的第二P型杂质区域和第二N型杂质区域的重复距离可以为1μm以下。多个图像感测元件可以共享浮动扩散，和所述读出电极可以设置在所述浮动扩散附近。根据本技术实施方案的图像感测元件包括第一P型杂质区域；第一N型杂质区域；和包括第二P型杂质区域、第二N型杂质区域和PN结面的容量扩大部，第二P型杂质区域和第二N型杂质区域形成所述PN结面，第一P型杂质区域、第一N型杂质区域和所述容量扩大部从半导体基板的上表面沿着深度方向配置。[有益效果]根据本技术的实施方案，可以增加饱和信号电荷量。应该注意的是，这里记载的效果不必须是限制性的，并且可以是本技术中记载的任何效果。附图说明图1是示出图像感测元件的构成例的图。图2是示出深度与电位之间的关系的图。图3是示出图像感测元件的构成例的图。图4是示出深度与电位之间的关系的图。图5是示出图像感测元件的构成例的图。图6是示出深度与电位之间的关系的图。图7是示出图像感测元件的构成例的图。图8是示出深度与电位之间的关系的图。图9是示出本技术适用的图像感测元件的实施方案的构成的图。图10是用于说明电荷流动的图。图11是图像感测元件的断面图。图12是用于说明读出电极的配置的图。图13是示出PN结容量扩大部内的N+区域的形状的例子的图。图14是示出PN结容量扩大部内的N+区域的形状的例子的图。图15是示出PN结容量扩大部内的N+区域的形状的例子的图。图16是示出PN结容量扩大部内的N+区域的形状的例子的图。图17是示出PN结容量扩大部内的N+区域的形状的例子的图。图18是示出PN结容量扩大部内的N+区域的形状的例子的图。图19是示出PN结容量扩大部内的N+区域的形状的例子的图。图20是示出PN结容量扩大部内的N+区域的形状的例子的图。图21是示出PN结容量扩大部内的N+区域的形状的例子的图。图22是示出PN结容量扩大部内的N+区域的形状的例子的图。图23是示出PN结容量扩大部内的N+区域的形状的例子的图。图24是示出PN结容量扩大部内的N+区域的形状的例子的图。图25是示出PN结容量扩大部内的N+区域的形状的例子的图。图26是示出PN结容量扩大部内的N+区域的形状的例子的图。图27是图1所示的图像感测元件的断面图。图28是用于说明1个像素的尺寸的图。图29是用于说明像素的尺寸与饱和信号电荷量之间的关系的图。图30是用于说明具有PN结容量扩大部的像素的尺寸的图。图31是用于说明像素的尺寸与饱和信号电荷量之间的关系的图。图32是示出其他图像感测元件的构成例的图。图33是示出深度与电位之间的关系的图。图34是示出其他图像感测元件的构成例的图。图35是用于说明由像素共享的结构的图。图36是用于说明由像素共享的结构的图。图37是用于说明由像素共享的结构的图。图38是示出图像感测元件的使用例的图。图39是示出图像感测装置的构成的图。具体实施方式在下文中，参照附图对本技术的实施方案进行说明。按照以下顺序对本技术的实施方案进行说明。1.图像感测元件的结构(现有技术)2.图像感测元件的结构3.PN结容量扩大部的N+区域的形状4.饱和信号电荷量的改善5.图像感测元件的其他结构6.共享像素7.图像感测本文档来自技高网...

【技术保护点】
1.一种成像元件，包括：设置在基板中的第一像素，第一像素包括：设置在所述基板中的第一材料，和设置在所述基板中的第二材料，其中第一材料的第一区域、第一材料的第二区域和第二材料的第三区域形成至少一个结，其中所述基板的第一横向截面与所述至少一个结相交，和其中所述基板的第二横向截面与第一材料的至少一个第四区域相交。

【技术特征摘要】
【国外来华专利技术】2015.11.05 JP 2015-2178581.一种成像元件，包括：设置在基板中的第一像素，第一像素包括：设置在所述基板中的第一材料，和设置在所述基板中的第二材料，其中第一材料的第一区域、第一材料的第二区域和第二材料的第三区域形成至少一个结，其中所述基板的第一横向截面与所述至少一个结相交，和其中所述基板的第二横向截面与第一材料的至少一个第四区域相交。2.根据权利要求1所述的成像元件，其中第一材料的至少一个第四区域在第二横向截面中与第一材料的第一区域和第一材料的第二区域在第一横向截面中相比占据更大的表面积。3.根据权利要求1所述的成像元件，还包括：在所述基板上的用于读出电荷的电极。4.根据权利要求1所述的成像元件，其中第一材料是n型材料，并且第二材料是p型材料。5.根据权利要求1所述的成像元件，其中第一材料是n型材料，并且第二材料是绝缘材料。6.根据权利要求1所述的成像元件，其中第一横向截面比第二横向截面更靠近第一像素的光入射侧。7.根据权利要求1所述的成像元件，其中第一材料和第二材料在第一横向截面中形成格子结构。8.根据权利要求7所述的成像元件，其中第一材料和第二材料呈方格图案。9.根据权利要求7所述的成像元件，其中第一材料在第二材料中形成n列和m行的栅格。10.根据权利要求7所述的成像元件，其中第二材料在第一材料中形成n列和m行的栅格。11.根据权利要求1所述的成像元件，其中第一材料和第二材料在...

【专利技术属性】
技术研发人员：旗生和晃，庆児幸秀，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本,JP