氮硅化钨膜及其形成方法技术

技术编号:18466483 阅读:23 留言:0更新日期:2018-07-18 16:16
本公开内容的实施方式包括氮硅化钨膜和沉积氮硅化钨膜的方法。在一些实施方式中,一种薄膜微电子器件包括半导体基板,该基板具有钨栅极电极堆叠,该钨栅极电极堆叠包含氮硅化钨膜,该氮硅化钨膜具有WxSiyNz的化学式,其中x是约19至约22原子百分比,y是约57至约61原子百分比,z是约15至约20原子百分比。在一些实施方式中,一种处理安置于物理气相沉积(PVD)腔室的基板的方法包括:将具有栅极绝缘层的基板暴露于等离子体,该等离子体由第一处理气体形成,该第一处理气体包含氮和氩;从安置于该PVD腔室的处理容积内的靶材溅射硅和钨材料;将如上所述的氮硅化钨层沉积在该栅极绝缘层顶上;和将块状钨层沉积于该氮硅化钨层顶上。

Nitrogen tungsten silicide film and its formation method

The embodiment of the disclosure includes a tungsten silicide film and a method for depositing a tungsten silicide film. In some implementations, a thin film microelectronic device consists of a semiconductor substrate with a tungsten grid electrode stacked with a tungsten grid electrode stacked containing a tungsten oxide film with a chemical formula of WxSiyNz, in which X is about 19 to about 22 atomic percentages, y is about 57 to about 61 atomic percentages, and Z is about 15 to 15. About 20 percent of the atom. In some embodiments, a method of processing a substrate placed in a physical vapor deposition (PVD) chamber comprises exposing a substrate with a gate insulating layer to a plasma, which is formed by a first processing gas, the first treated gas containing nitrogen and argon, and a target splash from the treatment volume of the PVD chamber. Silicon and tungsten materials are deposited on the top of the gate insulating layer as described above; and the massive tungsten layer is deposited on the top of the tungsten silicide layer.

【技术实现步骤摘要】
【国外来华专利技术】氮硅化钨膜及其形成方法
本公开内容的实施方式一般地涉及基板处理系统和方法,并且尤其是,涉及氮硅化钨膜和沉积氮硅化钨膜的方法。
技术介绍
在包括动态随机存取存储器(DRAM)的集成电路的制作中,钨(W)经常地被用作栅极导体材料。然而,将钨整合进入半导体处理涉及若干重大挑战。例如,典型的钨栅极电极堆叠的制造涉及例如由热氧化法或化学气相沉积法(CVD)而将栅极氧化物层形成在硅基板上。后续沉积的块状(bulk)钨膜对该栅极氧化物层有相对差的粘附力。因此,在将该块状钨膜沉积之前,粘附层(即胶层)先沉积在该栅极氧化物层上,该粘附层诸如硅化钨(WSi)或氮化钨(WN)。然而,专利技术人已观察到,该粘附层常常对底下的氧化物和后续沉积的块状钨材显示出令人不满意的粘附力,并且也无法提供适合的该栅极堆叠的电阻率。因此,专利技术人提供了改进的氮硅化钨膜和沉积氮硅化钨膜的方法,在非限制性的示例中,该膜用作DRAM应用中的粘附层。
技术实现思路
本公开内容的实施方式包括氮硅化钨膜和沉积氮硅化钨膜的方法。在一些实施方式中,一种薄膜微电子器件包括基板,该基板具有钨栅极电极堆叠,该钨栅极电极堆叠包含氮硅化钨膜,该氮硅化钨膜具有WxSiyNz的化学式,其中x是约19至约22原子百分比,y是约57至约61原子百分比,z是约15至约20原子百分比。在一些实施方式中,一种处理安置于物理气相沉积腔室的基板的方法包括:将具有栅极绝缘层的基板暴露于等离子体,该等离子体由第一处理气体形成,该第一处理气体包含氮和氩;和从安置于该PVD腔室的处理容积内的靶材溅射硅和钨材料;将氮硅化钨膜沉积在该栅极绝缘层顶上,该氮硅化钨膜具有WxSiyNz的化学式,其中x是约19至约22原子百分比,y是约57至约61原子百分比,z是约15至约20原子百分比。在一些实施方式中,在此提供一种电脑可读取媒体,该电脑可读取媒体上储存有多个指令,当执行这些指令时,引发物理气相沉积处理腔室执行处理基板的方法,该基板安置在该物理气相沉积处理腔室内的基板支撑件顶上。该方法可包括任何在此公开的实施方式。其他与进一步的本公开内容的实施方式于下文叙述。附图说明以上简要概述的和以下更具体讨论的本公开内容的实施方式,可以通过参照描绘于附图中的本公开内容的实施方式而获得。然而,附图仅绘示本公开内容的典型实施方式,因而不应视为对本专利技术的范围的限制,因为本公开内容可容许其他等同有效的实施方式。图1描绘根据本公开内容的一些实施方式的处理腔室的示意性截面图。图2描绘根据本公开内容的一些实施方式的处理基板的方法的流程图。图3A至3D描绘根据本公开内容的一些实施方式的处理基板的数个阶段。为了便于理解,尽可能地,已使用相同的附图标号指示附图中共通的相同元件。附图未按比例绘制并且可能为了清晰而被简化。一个实施方式的元件和特征在没有进一步地描述下可有益地并入于其他实施方式中。具体实施方式本公开内容关于氮硅化钨膜和沉积氮硅化钨膜的方法。在至少一些实施方式中,本文所述的本专利技术的膜和方法有益地降低或消除钨的剥落,钨被沉积以形成钨的栅极电极堆叠,同时维持合适的栅极堆叠的电阻率,且维持了实质中性的基板应力。根据本公开内容的一些实施方式,图1描绘说明性的物理气相沉积(PVD)处理系统100的简化截面图。图2描绘将介电层沉积于基板顶上的方法200的流程图,该基板安置于如图1所述类型的物理气相沉积处理系统中。在下文中相关于如图3A至图3D所描绘的处理基板的数个阶段描述方法200。适合执行在此所述的方法200的PVD腔室的示例包括CIRRUSTM、AVENIRTM和IMPULSEPVD处理腔室,上述腔室皆可购自位于加州圣塔克拉拉的应用材料公司。描绘于图1的处理腔室104包含基板支撑件106、具有可选的(optional)背板组件160的靶材组件114、和源材料113,该源材料安置于面向背板组件160的基板支撑件的一侧上。关于说明性的物理气相沉积处理系统100的额外细节将于下文讨论。本公开内容实施方式描述薄膜微电子器件,该器件包含基板,诸如半导体基板,该基板上安置有钨的栅极电极堆叠。钨的栅极电极堆叠通常包含栅极氧化物层、安置于该栅极氧化物层顶上的粘附层、和安置于该粘附层顶上的块状钨层。通常,该粘附层为氮化钛、氮化钨、或硅化钨。通常,该块状钨层具有约200埃至约250埃的厚度。然而,专利技术人已观察到,当沉积厚的块状钨层(例如约2000至约5000埃)时,氮化钨或硅化钨的粘附层会导致该钨块层自该钨的栅极电极堆叠顶上剥落,而块状钨层和氮化钛粘附层间的晶粒大小差异会导致差的堆叠电阻率(即约7.5μ’Ω-cm或更大的堆叠电阻率)。因此,专利技术人提供了降低或消除该块状钨层剥落的粘附层,且该粘附层提供良好的电阻率和中性应力(neutralstress)。专利技术人已观察到,沉积硅化钨层作为粘附层有利地降低或消除该块状钨层的剥落,并且提供约7.17至约7.27μ’Ω-cm的钨的栅极电极堆叠电阻率,该电阻率处在没有该氮硅化钨层时钨的栅极电极堆叠的电阻率(即约6.85μ’Ω-cm)的适合范围内。方法200始于202,并且如图3A描绘,经由将具有栅极绝缘层302的基板300暴露至等离子体304,等离子体304由第一处理气体形成,该第一处理气体包含氮和氩。在一些实施方式中,基板300可由p型掺杂硅、n型掺杂硅、绝缘体上覆硅(silicon-on-insulator)或其他合适的基板材料所组成。在一些实施方式中,栅极绝缘层302可由氧化物、氮化硅、这些或其他已知栅极绝缘膜材料的积层体所组成,并且可由氧化法、CVD或其他已知技术来制造。在一些实施方式中,该第一处理气体包含约3sccm至约10sccm的氮。专利技术人执行了许多实验以决定氮的适当范围,以提供如上所述的粘附层的特征。专利技术人观察到,加入少于约3sccm的氮至该处理气体时,不能消除后续沉积的块状钨层的剥落。专利技术人观察到,加入约3sccm至约10sccm的氮至该处理气体时消除了剥落,并且提供了如上所述的堆叠电阻率;然而增加氮流速至超过约5sccm导致该钨栅极电极堆叠上有非期望的压应力。由此,在一些实施方式中,该第一处理气体包含约3sccm至约5sccm的氮。专利技术人观察到,将约3sccm至约5sccm的氮加入至该处理气体消除了剥落,并且提供了如上所述的堆叠电阻率,并且提供了该钨栅极电极堆叠上的实质上中性的应力。在一些实施方式中,该第一处理气体包含约40sccm至约45sccm的氩。在一些实施方式中,形成等离子体304包含施加约500至约800瓦特的直流(DC)功率至该靶材。接下来在204,硅与钨材料硅是从安置于PVD腔室(例如,于图1描绘的物理气相沉积处理系统100)的处理容积中的靶材所溅射的。在一些实施方式中,该靶材具有约33wt%的钨和约66wt%的硅的组成。接下来在206,如图3B描绘的,氮硅化钨粘附层306是沉积在栅极绝缘层302顶上。氮硅化钨粘附层306含有足够量的未键结的硅原子(这些硅原子粘附于底下的栅极绝缘层302)、足够量的硅化钨(以下所述的后续沉积的块状钨层容易地粘附至该硅化钨)、和足够量的氮,以控制剥落并且维持该栅极堆叠在实质地中性应力。专利技术人观察到,当氮浓度太低,不能改善粘附力、当在氮硅化钨粘附层3本文档来自技高网...

【技术保护点】
1.一种薄膜微电子器件,包括:基板,所述基板具有钨栅极电极堆叠,所述钨栅极电极堆叠包含氮硅化钨膜,所述氮硅化钨膜具有WxSiyNz的化学式,其中x是约19至约22原子百分比,y是约57至约61原子百分比,z是约15至约20原子百分比。

【技术特征摘要】
【国外来华专利技术】2015.09.11 US 62/217,443;2015.11.11 US 14/938,5591.一种薄膜微电子器件,包括:基板,所述基板具有钨栅极电极堆叠,所述钨栅极电极堆叠包含氮硅化钨膜,所述氮硅化钨膜具有WxSiyNz的化学式,其中x是约19至约22原子百分比,y是约57至约61原子百分比,z是约15至约20原子百分比。2.如权利要求1所述的薄膜微电子器件,其中所述钨栅极电极堆叠进一步包含栅极氧化物层与所述氮硅化钨膜,所述栅极氧化物层位于所述基板顶上,且所述氮硅化钨膜安置于所述栅极氧化物层顶上。3.如权利要求1所述的薄膜微电子器件,其中所述钨栅极电极堆叠进一步包含下列任一者:钨层,所述钨层安置于所述氮硅化钨膜顶上;或者氮化钨层,所述氮化钨层安置于所述氮硅化钨膜顶上,其中所述氮化钨层具有化学式WNx,其中x大于0并且少于约50原子百分比。4.如权利要求3所述的薄膜微电子器件,其中所述钨层或氮化钨层的厚度是约2000埃至约5000埃。5.如权利要求1所述的薄膜微电子器件,其中所述氮硅化钨膜的厚度为约20埃至约50埃。6.如权利要求1至5任一项所述的薄膜微电子器件,其中所述钨栅极电极堆叠具有约7.17μ’Ω‐cm至约7.27μ’Ω‐cm的电阻率。7.一种处理安置于物理气相沉积(PVD)腔室中的基板的方法,包括:将具有栅极绝缘层的基板暴露于等离子体,所述等离子体由第一处理气...

【专利技术属性】
技术研发人员:乔斯林甘·罗摩林甘拉尹库曼·雅卡尔尤雷建新王志勇
申请(专利权)人:应用材料公司
类型:发明
国别省市:美国,US

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