灵活DLL（延迟锁相环）校准制造技术

存储器设备根据为存储器设备配置的DLL（延迟锁相环）校准模式来执行DLL校准。主机控制器可以基于存储器设备的操作状况来配置校准模式。存储器设备包括输入/输出（I/O）接口电路和被耦合以控制I/O接口的I/O时序的延迟锁相环（DLL）电路。存储器设备的控制电路根据DLL校准模式来选择性地启用和禁用DLL校准。当被选择性地启用时，DLL校准要以由DLL校准模式标识的时间间隔进行操作，并且当被选择性地禁用时，DLL校准要停止或制止DLL校准操作。

Flexible DLL (delayed phase locked loop) calibration

The memory device performs DLL calibration according to the calibration mode of the DLL (delayed phase locked loop) configured for the memory device. The host controller can configure the calibration mode based on the operation state of the memory device. The memory device includes an input / output (I/O) interface circuit and a delayed phase-locked loop (DLL) circuit coupled to control the I/O timing of the I/O interface. The control circuit of the memory device selectively enables and disables DLL calibration according to the DLL calibration mode. When selectively enabled, the DLL calibration is operated with the time interval identified by the DLL calibration mode, and when selectively disabled, the DLL calibration stops or stops the DLL calibration operation.

【技术实现步骤摘要】
【国外来华专利技术】灵活DLL（延迟锁相环）校准
描述一般地与输入/输出（I/O）电路有关，并且更具体的描述与针对I/O电路的灵活DLL（延迟锁相环）校准有关。版权通知/许可本专利文档的公开内容的部分可能包含经受版权保护的材料。版权所有人在专利文档或者专利公开内容出现在专利商标局专利文件或者记录中时不反对任何人复制此专利文档或者专利公开内容，但是否则保留所有无论什么版权权利。该版权通知适用于如在下面描述的以及在本文附图中的所有数据，也适用于在下面描述的任何软件：版权©2015，英特尔公司，保留所有权利。
技术介绍
同步存储器基于作为时序基准的时钟信号来执行访问操作以以与基准的已知关系来实现数据的传输和接收。用于同步互连的I/O（输入/输出）接口通常使用DLL（延迟锁相环）来维持关于基准时序的已知关系。DLL电路调整内部信号的时序以与时序基准对准。同步操作可以改进连接设备之间的信号传送（signaling）。然而，当DLL活跃（active）时DLL操作传统上涉及对基准时序信号的连续跟踪，这消耗大量的功率。DLL跟踪可以被称为DLL校准，相位控制被校准至外部基准时序。连续DLL校准的功率消耗可能消耗被设计成以低功率模式操作的系统中的总功率预算的显著部分。将理解，根据存储器设备的应用，信号传送速度可以更低或更高。对于较低功率应用，通常信号传送速度较低。DLL时序补偿调整影响数据“眼”的时序特性，该数据“眼”标识针对由存储器设备进行的信号传送的阈值。连续DLL跟踪维持数据眼上的窄裕度（margin）。较低速度信号传送可以容忍数据眼裕度中的较高变化，并且在一些实现中可能不需要DLL校准。较高速度信号传送可能需要连续DLL校准来确保较高速度操作所需的数据眼裕度。传统上，制造商和系统设计者或者在DLL活跃时使DLL校准连续地操作，或者不包括它。附图说明下面的描述包括对具有作为本专利技术的实施例的实现的示例所给出的说明的附图的讨论。附图应当被作为示例而非作为限制来理解。如在本文中所使用的，对一个或多个“实施例”的引用要被理解为描述本专利技术的至少一个实现中包括的特定特征、结构和/或特性。因此，诸如在本文中出现的“在一个实施例中”或“在替代实施例中”之类的短语描述本专利技术的各种实施例和实现，并且不一定都指代同一实施例。然而，它们也不一定互斥。图1是其中可以选择性地校准存储器设备I/O相位控制的系统的一实施例的框图。图2是其中存储器设备包括可配置的DLL校准模式的系统的一实施例的框图。图3是其中可以应用针对存储器设备的DLL校准模式的系统的一实施例的框图。图4是用来选择性地启用DLL校准模式的模式寄存器的一实施例的框图。图5是用于应用选择性的DLL校准的过程的一实施例的流程图。图6是其中可以实现DLL校准模式的计算系统的一实施例的框图。图7是其中可以实现DLL校准模式的移动设备的一实施例的框图。某些细节和实现的描述跟在后面，包括对可能描绘下面描述的实施例中的一些或全部的附图的描述，以及讨论本文中呈现的专利技术构思的其他潜在实施例或实现。具体实施方式如在本文中描述的，存储器设备根据为该存储器设备配置的DLL校准模式来执行DLL（延迟锁相环）校准。不同的DLL校准模式提供在能够打开和关闭DLL校准方面的灵活性以在用于I/O（输入/输出）信号传送的功率消耗和时序裕度之间实现平衡。该DLL校准模式可以包括与传统系统一样的针对一直打开（always-on）操作的模式，并且可以允许关闭DLL校准的时段。主机（host）控制器可以基于存储器设备的操作状况来配置校准模式。存储器设备包括输入/输出（I/O）接口电路和被耦合以控制I/O接口的I/O时序的延迟锁相环（DLL）电路。存储器设备的控制电路根据DLL校准模式来选择性地启用和禁用DLL校准。当被选择性地启用时，DLL校准可以以由DLL校准模式标识的时间间隔进行操作，并且当被选择性地禁用时，DLL校准要停止DLL校准操作。因此，系统可以针对不同的操作状况提供灵活的DLL校准。对存储器设备的引用可以适用于不同存储器类型。在一个实施例中，对存储器设备的引用可以指代非易失性存储器设备，即使至该设备的电力被中断该非易失性存储器设备状态也是确定的。在一个实施例中，非易失性存储器设备是块可寻址的存储器设备，诸如NAND或NOR技术。因此，存储器设备还可以包括非易失性设备，诸如三维交叉点（3DXpoint或3DXP）存储器设备、其他字节可寻址非易失性存储器设备、或使用硫族化物相变材料的存储器设备。在一个实施例中，存储器设备可以是或包括多阈值级NAND闪速存储器、NOR闪速存储器、单级或多级相变存储器（PCM）、电阻存储器、纳米线存储器、铁电晶体管随机存取存储器（FeTRAM）、合并忆阻器技术的磁阻随机存取存储器（MRAM）存储器、或自旋转移力矩（STT）-MRAM、或上面的任一个的组合、或其他存储器。因此，对存储器设备的引用可以指代支持随机存取和/或被配置用于同步I/O的非易失性存储器设备。在一个实施例中，存储器设备指代易失性存储器技术。易失性存储器是如果至设备的电力被中断则其状态（以及因此存储在其上的数据）为不确定的存储器。动态易失性存储器需要刷新存储在设备中的数据以维持状态。动态易失性存储器的一个示例包括DRAM（动态随机存取存储器），或者一些变体，诸如同步DRAM（SDRAM）。如在本文中描述的存储器子系统可以与许多存储器技术和基于这样的规范的衍生物或扩展的技术兼容，该许多存储器技术诸如DDR4（DDR版本4，由JEDEC在2012年9月公布的初始规范）、DDR4E（DDR版本4，扩展的，当前处于JEDEC的讨论中）、LPDDR3（低功率DDR版本3，JESD209-3B，JEDEC于2013年8月）、LPDDR4（低功率双数据率（LPDDR）版本4，JESD209-4，最初由JEDEC在2014年8月公布）和/或其他。在本文中涉及“DRAM”的描述可以适用于允许随机存取的任何存储器设备，无论是易失性的还是非易失性的。存储器设备或DRAM可以指代管芯本身和/或封装的存储器产品。作为本文中描述的灵活DLL校准的一非限制示例，考虑在3DXP技术上建立的存储器设备。3DXP技术正在开发并且预期在具有关于带宽和存储容量的不同要求的计算平台中找到使用。一些实现将要求对3DXP存储器的较快访问，而其他可能要求较低的引脚计数。3DXP技术实现对非易失性并且支持随机存取的存储器设备的开发。某些实现可以提供可与传统DRAM速度相比的访问速度，而不是传统的非易失性技术，诸如NAND闪存。在一个实施例中，3DXP设备可以是同步的并且基于作为用于数据交换（传输和/或接收数据）的时序基准的时钟信号进行接收和操作。在同步操作中，可以利用与基准信号的已知关系来传输和接收数据。因为3DXP技术支持不同的实现，所以它可以被部署在要求较高频率访问的系统中或者在仅需要较低频率访问的系统中。与传统存储器技术一样，在高频率操作中，当存在过程、电压和温度（PVT）变化时，3DXP存储器设备将需要维持时钟与数据信号关系。典型的PVT变化导致减小的时序裕度。在一个实施例中，3DXP设备包括DLL，其用来在其中过程、电压和温度变化导致时钟信号和输出数据信号本文档来自技高网...

【技术保护点】
1.一种用于存储数据的存储器设备，包括：输入/输出（I/O）接口电路，其要与相关联的主机控制器交换数据；延迟锁相环（DLL）电路，其被耦合以控制I/O接口的I/O时序；以及控制电路，其要根据为存储器设备配置的DLL校准模式来选择性地启用和禁用针对DLL电路的DLL校准，其中当被选择性地启用时，DLL校准要以由DLL校准模式标识的时间间隔进行操作，并且当被选择性地禁用时，DLL校准要制止跟踪相位更新。

【技术特征摘要】
【国外来华专利技术】2015.12.26 US 14/9981851.一种用于存储数据的存储器设备，包括：输入/输出（I/O）接口电路，其要与相关联的主机控制器交换数据；延迟锁相环（DLL）电路，其被耦合以控制I/O接口的I/O时序；以及控制电路，其要根据为存储器设备配置的DLL校准模式来选择性地启用和禁用针对DLL电路的DLL校准，其中当被选择性地启用时，DLL校准要以由DLL校准模式标识的时间间隔进行操作，并且当被选择性地禁用时，DLL校准要制止跟踪相位更新。2.根据权利要求1所述的存储器设备，其中存储器设备包括三维（3D）堆叠存储器设备。3.根据权利要求2所述的存储器设备，其中存储器设备包括3D交叉点（3DXP）存储器设备。4.根据权利要求1至3中任一项所述的存储器设备，其中控制电路要在运行时间选择性地启用和禁用DLL校准。5.根据权利要求1至4中任一项所述的存储器设备，其中DLL校准模式包括主机发起的校准模式，其中相关联的主机控制器要发送命令以选择性地启用或禁用DLL校准。6.根据权利要求5所述的存储器设备，其中相关联的主机控制器要至少部分地基于针对存储器设备的噪声表征来选择DLL校准模式。7.根据权利要求1至4中任一项所述的存储器设备，其中DLL校准模式包括其中当存储器设备处于活跃操作状态时DLL校准要连续地操作并且当存储器设备处于低功率操作状态时DLL校准关闭的模式。8.根据权利要求1至4中任一项所述的存储器设备，其中DLL校准模式包括其中当存储器设备处于空闲操作状态时DLL校准要连续地操作并且当存储器设备处于低功率操作状态时DLL校准关闭的模式。9.根据权利要求1至4中任一项所述的存储器设备，其中相关联的主机控制器要基于存储器设备的操作状态来选择DLL校准模式。10.根据权利要求9所述的存储器设备，其中相关联的主机控制器要基于存储器设备的低功率状态来选择DLL校准模式。11.根据权利要求1至4中任一项所述的存储器设备，其中DLL配置模式包括其中DLL校准连同ZQCal操作一起发生的模式。12.根据权利要...

【专利技术属性】
技术研发人员：S奎瓦米，M阿伦，R孙达拉姆，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国,US