芯片封装制造技术

本发明专利技术公开了一种芯片封装，包括：一第一半导体芯片，一第二半导体芯片，一聚合物层设置在该第一半导体芯片与该第二半导体芯片之间，一第一金属层位于该第一半导体芯片、该第二半导体芯片及该聚合物层上，其中第一金属层连接该第一半导体芯片与该第二半导体芯片，一第一介电层位于该第一金属层上且在该第一半导体芯片、该第二半导体芯片及聚合物层上方，一第二金属层位于该第一介电层、该第一半导体芯片、该第二半导体芯片及聚合物层上方；一第二介电层位于第二金属层上，且位于该第一介电层、该第一半导体芯片、该第二半导体芯片及聚合物层上方；以及一第一金属凸块位于该第二金属层上。

Chip packaging

The invention discloses a chip package, which comprises a first semiconductor chip, a second semiconductor chip, a polymer layer arranged between the first semiconductor chip and the second semiconductor chip, and a first metal layer located on the first semiconductor chip, the second semiconductor chip and the polymer layer, and the first semiconductor chip, the first semiconductor chip and the polymer layer. The metal layer is connected with the first semiconductor chip and the second semiconductor chip. A first dielectric layer is located on the first metal layer and above the first semiconductor chip, the second semiconductor chip and the polymer layer, and a second metal layer is located at the first dielectric layer, the first half guide chip, the second semiconductor chip and the polymer. A second dielectric layer is located on the second metal layer and is located above the first dielectric layer, the first semiconductor chip, the second semiconductor chip and the polymer layer; and a first metal bump is located on the second metal layer.

【技术实现步骤摘要】
芯片封装
本专利技术涉及一逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一逻辑运算驱动器、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(FieldProgrammableGateArray(FPGA))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑运算器(以下简称逻辑运算驱动器，意即是以下说明书提到逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模块、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(FieldProgrammableGateArray(FPGA))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑运算器，皆简称逻辑运算驱动器)，本专利技术的逻辑运算驱动器包括多个FPGA集成电路(IC)芯片、用于现场程序编程为目的的一或多个非挥发性内存IC芯片，更具体而言，使用多个商业化标准FPGAIC芯片及多个非挥发性内存IC芯片组成一商业化标准逻辑运算驱动器，当现场程序编程时，此商业化标准逻辑运算驱动器可被使用在不同应用上。
技术介绍
FPGA半导体IC芯片己被用来发展一创新的应用或一小批量应用或业务需求。当一应用或业务需求扩展至一定数量或一段时间时，半导体IC供货商通常会将此应用视为一特殊应用IC芯片(ApplicationSpecificIC(ASIC)chip)或视为一客户自有工具IC芯片(Customer-OwnedTooling(COT)IC芯片)，从FPGA芯片设计转换为ASIC芯片或COT芯片，是因现有的FPGAIC芯片己有一特定应用，以及现有的FPGAIC芯片相较于一ASIC芯片或COT芯片是(1)需较大尺寸的半导体芯片、较低的制造合格率及较高制造成本；(2)需消耗较高的功率；(3)较低的性能。当半导体技术依照摩尔定律(Moore’sLaw)发展至下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，针对设计一ASIC芯片或一COT芯片的一次性工程费用(Non-RecurringEngineering(NRE))的成本是十分昂贵的(例如大于5百万元美金，或甚至超过1千万元美金、2千万元美金、5千万元美金或1亿元美金)。如此昂贵的NRE成本，降低或甚至停止先进IC技术或新一制程世代技术应用在创新或应用上，因此为了能轻易实现在半导体创新进步，需要发展一持续的创新及低制造成本的一新制造方法或技术。
技术实现思路
本专利技术公开一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(fieldprogramming)方式达到计算及(或)处理功能，此芯片封装包括多个FPGAIC芯片及一或多个可应用在不同逻辑运算的非挥发性内存IC芯片，此二者不同点在于前者是一具有逻辑运算功能的计算/处理器，而后者为一具有内存功能的数据储存器，此商业化标准逻辑运算驱动器所使用的非挥发性内存IC芯片是类似使用一商业化标准固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软盘、一通用串行总线(UniversalSerialBus(USB))闪存碟(或驱动器)、一USB驱动器、一USB记忆棒、一快闪存储器或一USB内存。本专利技术更公开一降低NRE成本方法，此方法经由商业化标准逻辑运算驱动器实现在半导体IC芯片上的创新及应用。具有创新想法或创新应用的人、使用者或开发者需购买此商业化标准逻辑运算驱动器及可写入(或加载)此商业化标准逻辑运算驱动器的一开发或撰写软件原始码或程序，用以实现他/她的创新想法或创新应用。此实现的方法与经由开发一ASIC芯片或COTIC芯片实现的方法相比较，本专利技术所提供实现的方法可降低NRE成本大于2.5倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如增加超过美金5百万元，甚至超过美金1千万元、2千万元、5千万元或1亿元。如ASIC芯片或COTIC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或应用可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金5百万元、美金3百万元、美金2百万元或美金1百万元。本专利技术可激励创新及降低实现IC芯片设计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如使用比30纳米、20纳米或10纳米更先进的IC制程技术。本专利技术公开一种现有逻辑ASIC芯片或COT芯片的产业模式改变成进入一商业化逻辑IC芯片产业模式的方法，例如像是现有商业化的动态随机存取内存(DynamicRandomAccessMemory，DRAM)芯片产业模式或是商业闪存IC芯片产业模式，经由标准化商业逻辑运算驱动器。对一相同的创新或新应用而言，标准商业逻辑运算驱动器可作为ASIC芯片或COTIC芯片的一替代方案，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COTIC芯片好或相同。现有的逻辑ASIC芯片或COTIC芯片设计、制造及(或)生产的公司(包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成类似现有商业化DRAM的公司、闪存IC芯片设计、制造及生产的公司、快闪USB棒或驱动公司、快闪固态驱动器或硬盘设计、制造及生产的公司。现有的逻辑运算ASIC芯片或COTIC芯片设计公司及(或)制造公司(包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)公司、垂直整合IC芯片设计、制造及生产的公司)可改变公司的生意模式为如以下方式：(1)设计、制造及(或)贩卖标准商业FPGAIC芯片；及(或)(2)设计、制造及(或)贩卖标准商业逻辑运算器。个人、用户、客户、软件开发者应用程序开发人员可购买此商业化标准逻辑运算器及撰写软件的原始码，进行针对他/她所期待的应用进行程序编写，例如，在人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(InternetOfThings,IOT)、虚拟现实(VR)、扩增实境(AR)、车用电子图形处理(GP)。此逻辑运算器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑运算器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(InternetOfThings,IOT)、虚拟现实(VR)、扩增实境(AR)、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合的功能。本专利技术另外公开一种将现有逻辑ASIC芯片或COT芯片硬件产业模式经由商业化标准逻辑运算器改变成一软件产业模式。在同一创新及应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COTIC芯片好或相同，因此商业化标准逻辑运算器可作为设计ASIC芯片或COTIC芯片的替代方案。现有的ASIC芯片或CO本文档来自技高网...

【技术保护点】
1.一芯片封装，其特征在于，包括：一第一半导体芯片；一第二半导体芯片；一聚合物层，设置在该第一半导体芯片与该第二半导体芯片之间；一第一金属层，位于该第一半导体芯片、该第二半导体芯片及该聚合物层上，其中第一金属层连接该第一半导体芯片与该第二半导体芯片，该第一金属层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第一金属层的厚度介于0.5微米至5微米之间，且其连接线宽度介于0.5微米至5微米之间；一第一介电层，位于该第一金属层上且在该第一半导体芯片、该第二半导体芯片及聚合物层上方，其中该第一介电层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第一介电层厚度介于0.5微米至5微米之间；一第二金属层，位于该第一介电层、该第一半导体芯片、该第二半导体芯片及聚合物层上方，其中第二金属层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第二金属层的厚度介于0.5微米至5微米之间，且其连接线宽度介于0.5微米至5微米之间；一第二介电层，位于第二金属层上，且位于该第一介电层、该第一半导体芯片、该第二半导体芯片及聚合物层上方，其中第二介电层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第二介电层厚度介于0.5微米至5微米之间；以及一第一金属凸块，位于该第二金属层上，该第一半导体芯片及第二半导体芯片其中之一包括一现场可编程逻辑门阵列芯片，该第一半导体芯片及第二半导体芯片其中另一个包括一非挥发性内存芯片。...

【技术特征摘要】
2016.12.14 US 62/433,806;2017.01.20 US 62/448,924;1.一芯片封装，其特征在于，包括：一第一半导体芯片；一第二半导体芯片；一聚合物层，设置在该第一半导体芯片与该第二半导体芯片之间；一第一金属层，位于该第一半导体芯片、该第二半导体芯片及该聚合物层上，其中第一金属层连接该第一半导体芯片与该第二半导体芯片，该第一金属层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第一金属层的厚度介于0.5微米至5微米之间，且其连接线宽度介于0.5微米至5微米之间；一第一介电层，位于该第一金属层上且在该第一半导体芯片、该第二半导体芯片及聚合物层上方，其中该第一介电层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第一介电层厚度介于0.5微米至5微米之间；一第二金属层，位于该第一介电层、该第一半导体芯片、该第二半导体芯片及聚合物层上方，其中第二金属层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第二金属层的厚度介于0.5微米至5微米之间，且其连接线宽度介于0.5微米至5微米之间；一第二介电层，位于第二金属层上，且位于该第一介电层、该第一半导体芯片、该第二半导体芯片及聚合物层上方，其中第二介电层延伸横越该第一半导体芯片的边缘及该第二半导体芯片的边缘，其中该第二介电层厚度介于0.5微米至5微米之间；以及一第一金属凸块，位于该第二金属层上，该第一半导体芯片及第二半导体芯片其中之一包括一现场可编程逻辑门阵列芯片，该第一半导体芯片及第二半导体芯片其中...

【专利技术属性】
技术研发人员：林茂雄，李进源，
申请(专利权)人：成真股份有限公司，
类型：发明
国别省市：中国台湾,71