半导体存储器循环冗余校验装置及半导体存储器制造方法及图纸

本发明专利技术实施例公开了一种半导体存储器的循环冗余校验装置及半导体存储器。循环冗余校验装置包括存储控制器，用于提供第一帧检查序列及第一数据块进行写入操作且产生第一校验读取命令；校验电路接收第一数据块被执行写入操作后传输至校验电路形成的第二数据块和第一帧检查序列，并产生循环冗余校验结果；输出控制电路用于根据第一校验读取命令和第一时钟信号分别生成输出指令和第二时钟信号；缓存电路用于根据输出指令输出循环冗余校验结果；输出电路用于接收第二时钟信号并根据第二时钟信号输出循环冗余校验结果，以使循环冗余校验结果从输出电路输出的时刻相对于第一校验读取命令延迟的时钟周期数为第一预设值，第一预设值为大于1的正整数。

Cyclic redundancy check device for semiconductor memory and semiconductor memory

The embodiment of the invention discloses a cyclic redundancy check device for semiconductor memory and semiconductor memory. A cyclic redundancy check device includes a storage controller for providing a first frame check sequence and a first data block for writing and producing a first check read command; the check circuit receives a second data block and a first frame inspection sequence formed by the check circuit after the first data block is executed, and generates a cycle. The output control circuit is used to generate output instructions and second clock signals respectively based on the first check read command and the first clock signal; the caching circuit is used to output cyclic redundancy check results according to the output instruction; the output circuit is used to receive the second clock signal and output the cycle redundancy according to the second clock signal. The residual check result is the first default value of the clock period which is delayed by the output of the output circuit from the output of the output circuit relative to the first check read command, and the first presupposition value is a positive integer greater than 1.

【技术实现步骤摘要】
半导体存储器循环冗余校验装置及半导体存储器
本专利技术涉及半导体存储器
，特别涉及一种半导体存储器的循环冗余校验装置及半导体存储器。
技术介绍
传统的动态随机存取存储器的针对ZQ数据块的循环冗余校验，输出循环冗余校验结果的方式是异步的方式，当循环冗余校验结果显示出错时，只能知道是哪一段时间内的ZQ数据块在写入操作或传输中出错，因此动态随机存取存储器的控制器需要将这段时间的所有ZQ数据块重新进行写入操作，导致动态随机存取存储器写入纠错的效率较低，不能适应动态随机存取存储器发展的需求，其中，ZQ数据块包括数据信号输入端的输入的数据块。因此，如何提高动态随机存取存储器的ZQ数据块的循环冗余校验的纠错效率，是本领域技术人员急需要解决的技术问题。在
技术介绍
中公开的上述信息仅用于加强对本专利技术的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
技术实现思路
有鉴于此，本专利技术实施例提供了一种半导体存储器的循环冗余校验装置及半导体存储器，以至少解决
技术介绍
中存在的技术问题。本专利技术实施例的技术方案是这样实现的，根据本专利技术的一个实施例，提供了一种半导体存储器的循环冗余校验装置，包括：存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。作为一种可选的方式，所述第一校验读取命令相对于所述写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。作为一种可选的方式，所述输出控制电路包括：延迟锁相环电路，与所述存储控制器连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；其中，所述第三时钟信号比第一时钟信号相位提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端的时间。作为一种可选的方式，所述延迟锁相环电路还用于使用所述第三时钟信号同步所述第一校验读取命令以形成第二校验读取命令；所述输出控制电路还包括：延迟电路，与所述延迟锁相环电路连接以接收所述第二校验读取命令，所述延迟电路用于根据所述第一预设值将所述第二校验读取命令延迟第二时间产生第三校验读取命令；以及输出指令产生电路，与所述延迟电路连接以接收所述第三校验读取命令，并且所述输出指令产生电路与所述缓存电路连接；所述输出指令产生电路用于根据接收到的所述第三校验读取命令生成所述输出指令，并将所述输出指令输出至所述缓存电路；其中，所述第二时间为(第一预设值-1/K)个时钟周期，K为大于1的自然数且1/K个时钟周期大于从所述延迟电路输出所述第三校验读取命令与所述输出电路接收到所述循环冗余校验结果之间的时间差。根据本专利技术的又一个实施例，提供了一种半导体存储器，包括上述任一所述的循环冗余校验装置，所述循环冗余校验装置的存储控制器还与外部的中央处理器连接以接收所述第一数据块；所述存储控制器还与所述输出电路连接以接收所述循环冗余校验结果，用于根据所述循环冗余校验结果对所述第一数据块再次执行写入操作。本专利技术实施例的半导体存储器的循环冗余校验装置包括存储控制器，校验电路，输出控制电路，缓存电路和输出电路。校验电路分别与存储控制器和缓存电路连接，存储控制器提供第一帧检查序列并对所述第一数据块进行写入操作且提供所述写入操作产生的第一校验读取命令，这样，校验电路根据接收到的所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块产生第二帧检查序列，并根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果，缓存电路存储该循环冗余校验结果。这样，就把循环冗余校验结果存储在了缓存电路中。输出电路和缓存电路连接，输出控制电路分别与缓存电路和输出电路连接，输出控制电路与存储控制器连接以接收第一校验读取命令和与第一校验读取命令同步的第一时钟信号，用于根据第一时钟信号和第一校验读取命令分别生成输出指令和第二时钟信号，缓存电路存储循环冗余校验结果，并根据输出指令输出，输出电路接收循环冗余校验结果和第二时钟信号以及根据第二时钟信号输出循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，第一预设值为大于1的正整数。这样，当在某一时刻，输出电路输出的循环冗余校验结果显示第二数据块与第一数据块不同时，则说明第一数据块在写入操作的过程中出错，且出错的写入操作对应的第一校验读取命令是该时刻之前的第一预设值个时钟周期，能够准确的找到出错的写入操作对应的第一校验读取命令。本专利技术实施例的半导体存储器的循环冗余校验装置，能够准确的找到出错的写入操作对应的第一校验读取命令，对写入操作纠错的效率很高，能适应半导体存储器发展的需求。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为本专利技术实施例的半导体存储器的循环冗余校验装置的示意图；图2为图1所示的半导体存储器的循环冗余校验装置的实例的时序图。附图标记说明：100存储控制器，200校验电路，210帧检查序列产生电路，220比较电路，300输出控制电路，310延迟锁相环电路，311延迟线，320延迟电路，330输出指令产生电路，340寄存器电路，400缓存电路，500输出电路，510输出电路的输出端，520输出驱动电路，600输入指令产生电路。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神本文档来自技高网...

【技术保护点】
1.一种半导体存储器的循环冗余校验装置，其特征在于，包括：存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。...

【技术特征摘要】
1.一种半导体存储器的循环冗余校验装置，其特征在于，包括：存储控制器，用于提供第一数据块并根据所述第一数据块产生第一帧检查序列，所述存储控制器对所述第一数据块进行写入操作且用于根据所述写入操作产生第一校验读取命令；校验电路，与所述存储控制器连接以接收所述第一数据块被执行写入操作后传输至所述校验电路形成的第二数据块和所述第一帧检查序列，其中，所述校验电路根据所述第二数据块产生第二帧检查序列，并且用于根据所述第一帧检查序列和所述第二帧检查序列产生循环冗余校验结果；输出控制电路，与所述存储控制器连接以接收第一校验读取命令和与所述第一校验读取命令同步的第一时钟信号，所述输出控制电路用于根据所述第一校验读取命令和所述第一时钟信号分别生成输出指令和第二时钟信号；缓存电路，分别与所述校验电路和所述输出控制电路连接以存储所述循环冗余校验结果及接收所述输出指令，所述缓存电路用于根据所述输出指令输出所述循环冗余校验结果；以及输出电路，分别与所述缓存电路和所述输出控制电路连接以接收由所述缓存电路输出的循环冗余校验结果以及接收由所述输出控制电路输出的所述第二时钟信号，所述输出电路用于根据所述第二时钟信号输出所述循环冗余校验结果，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述第一校验读取命令延迟的时钟周期数为第一预设值，所述第一预设值为大于1的正整数。2.根据权利要求1所述的半导体存储器的循环冗余校验装置，其特征在于，所述第一校验读取命令相对于写入操作延迟的时钟周期数为第二预设值，以使所述循环冗余校验结果从所述输出电路输出的时刻相对于所述写入操作延迟的时钟周期数为第二预设值和第一预设值之和，所述第二预设值为大于1的正整数。3.根据权利要求2所述的半导体存储器的循环冗余校验装置，其特征在于，所述输出控制电路包括：延迟锁相环电路，与所述存储控制器连接以接收与所述第一校验读取命令同步的第一时钟信号并生成第三时钟信号，且与所述输出电路通过延迟线连接，以延迟所述第三时钟信号生成所述第二时钟信号；其中，所述第三时钟信号比第一时钟信号相位提前第一时间，所述第一时间等于所述第三时钟信号经所述延迟线传输至所述输出电路的输出端的时间。4.根据权利要求3所述的半导体存储器的循环冗余校验装置，其特征在于，所述延迟锁相环电路还用于使用所述第三时钟信号同步所述第一校验读取命令以形成第二校验读取命令；所述输出控制电路还包括：延迟电路，与所述延迟锁相环电路连接以接收所述第二校验读取命令，所述延迟电路用于根据所述第一预设值将所述第二校验读取命令延迟第二时间产生第三校验读取命令；以及输出指令产生电路，与所述延迟电路连接以接收所述第三校验读取命令，并且所述输出指令产生电路与所述缓存电路连接；所述输出指令产生电路用于根据接收到的所述第三校验读取命令生成所述输出指令，并将所述输出指令输出至所述缓存电路；...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：睿力集成电路有限公司，
类型：发明
国别省市：安徽,34