升压保护电路制造技术

本发明专利技术公开了一种升压保护电路，包括第一晶体管、第二晶体管、第三晶体管及第四晶体管。第一晶体管、第二晶体管及第四晶体管的第一端耦接，用以接收写入电压。第三晶体管的控制端用以接收工作电压。第四晶体管的第二端用以在第四晶体管导通时输出写入电压。当写入电压非预期地升压且工作电压未升压时，第一晶体管为导通，第二晶体管为截止，及第四晶体管为截止，以避免第四晶体管的第二端输出写入电压。

Boost protection circuit

The invention discloses a boosting protection circuit, which comprises a first transistor, a second transistor, a third transistor and a four transistor. The first transistor, the second transistor and the first end of the four transistor are coupled to receive the writing voltage. The third transistor control terminal is used to receive the working voltage. The second end of the fourth transistor is used to output the write voltage when the fourth transistor is turned on. When the write voltage is unanticipated and the working voltage is not boosted, the first transistor is on, the second transistor is cutoff, and the four transistor is cutoff to avoid the second end of the fourth transistor to write the write voltage.

【技术实现步骤摘要】
升压保护电路
本专利技术涉及一种升压保护电路，特别是涉及一种具有避免电压被非预期升压功能的升压保护电路。
技术介绍
非挥发性内存(Non-VolatileMemory，NVM)是一种在没有电力供应至内存区块的情况下，仍然能够维持原本储存的数据的内存。非挥发性内存可应用于许多设备，例如磁性装置、光盘片、闪存或是其它半导体制程的记忆装置。非挥发性内存可分为电子式寻址系统(ElectricallyAddressedSystems)的内存，例如只读存储器(Read-OnlyMemory)，以及机械式寻址系统(MechanicallyAddressedSystems)的内存，例如硬盘、光盘、磁带等装置。并且，非挥发性内存不需要将本身储存的数据做周期性地更新。因此，非挥发性内存常被用来当成备份数据的装置或是能长时间储存数据的装置。为了驱动非挥发性内存的内部电路，各种不同的电压会被依序用来控制以及致能非挥发性内存。举例而言，输入至内部电路的工作电压可被用来控制内部电路的核心电路(CoreCircuit)。输入至内部电路的输入/输出电压(I/OVoltage)可被用来控制内部电路的输入/输出装置。输入至内部电路的写入电压可被用来控制内部电路的数据存取操作。藉由适当调整这些不同的电压，非挥发性内存即可正常地被驱动。并且，在这些电压中，内部电路的工作电压必须要先被升压。在非挥发性内存的内部电路中，当输入的电压非预期地升压时(例如写入电压非预期地升压)，且工作电压尚未升压时(例如写入电压在工作电压的前就升压)，非挥发性内存的内部电路就会进入异常的操作状态，将导致功率消耗以及电路发生干扰等现象。
技术实现思路
本专利技术实施例提出一种升压保护电路，包括第一晶体管、第二晶体管、第三晶体管及第四晶体管。第一晶体管包括用以接收写入电压的第一端、控制端、及第二端。第二晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第一晶体管的第二端的控制端、及耦接于第一晶体管的控制端的第二端。第三晶体管包括耦接于第一晶体管的第二端的第一端、用以接收工作电压的控制端、及用以接收接地电压的第二端。第四晶体管包括耦接于第二晶体管的第一端的第一端、耦接于第一晶体管的第二端的控制端、及用以在第四晶体管导通时输出写入电压的第二端。本专利技术另一实施例提出一种升压保护电路，包括第一晶体管、电容、第二晶体管、第三晶体管、第四晶体管、第五晶体管、以及第六晶体管。第一晶体管包括用以接收写入电压的第一端、控制端、及第二端。电容包括耦接于第一晶体管的第一端的第一端、及耦接于第一晶体管的第二端的第二端。第二晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第一晶体管的第二端的控制端、及耦接于第一晶体管的控制端的第二端。第三晶体管包括耦接于第一晶体管的第二端的第一端、用以接收工作电压的控制端、以及用以接收接地电压的第二端。第四晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第二晶体管的第二端的控制端、及第二端。第五晶体管包括耦接于第四晶体管的第二端的第一端、用于接收工作电压的控制端、及用以接收接地电压的第二端。第六晶体管包括耦接于第一晶体管的第一端的第一端、耦接于第五晶体管的第一端的控制端、及用以在第六晶体管导通时输出写入电压的第二端。本专利技术另一实施例提出一种升压串行系统，包括至少一个升压保护电路以及内部电路。至少一个升压保护电路用以接收至少一个驱动电压，并据以输出至少一个输出电压。内部电路耦接于至少一个升压保护电路，用以接收一个工作电压及至少一个输出电压。当驱动电压非预期地升压且工作电压尚未升压时，对应的升压保护电路执行电路保护功能，以避免驱动电压输出至内部电路。附图说明图1是本专利技术的升压保护电路的第一实施例的电路图。图2是本专利技术的升压保护电路的第二实施例的电路图。图3是本专利技术的升压保护电路的第三实施例的电路图。图4是本专利技术的升压保护电路的第四实施例的电路图。图5是本专利技术的包括图1至图4其一所述的升压保护电路的升压串行系统的架构图。其中，附图标记说明如下：100、200、300、400、100a、100b升压保护电路500升压串行系统T101至T105、T401至T406晶体管VPP写入电压VDD、VDD1工作电压VSS接地电压Cgs寄生电容ZPWRBLK、PWRBLK、VPPIN、ZPWRBLK1、PWRBLK1、VPPIN1、电压VDD2IN、VPP_IN10内部电路C电容VDD2输入/输出电压具体实施方式图1是升压保护电路100的第一实施例的电路图。升压保护电路100包括第一晶体管T101、第二晶体管T102、第三晶体管T103及第四晶体管T104。第一晶体管T101包括用以接收写入电压VPP的第一端、控制端、及第二端。第二晶体管T102包括耦接于第一晶体管T101的第一端的第一端、耦接于第一晶体管T101的第二端的控制端、及耦接于第一晶体管T101的控制端的第二端。第三晶体管T103包括耦接于第一晶体管T101的第二端的第一端、用以接收工作电压VDD的控制端、及用以接收接地电压VSS的第二端。第四晶体管T104包括耦接于第二晶体管T102的第一端的第一端、耦接于第一晶体管T101的第二端的控制端、及用以在第四晶体管T104导通时输出写入电压VPP的第二端。第四晶体管T104的控制端电压的代号为PWRBLK，下文称为：电压PWRBLK。第一晶体管T101的控制端电压的代号为ZPWRBLK，下文称为：电压ZPWRBLK。为了避免混淆，第四晶体管T104的第二端所输出的电压的代号为VPPIN，下文称为：电压VPPIN。换句话说，当第四晶体管T104导通时，电压VPPIN会相等于写入电压VPP。当第四晶体管T104截止时，电压VPPIN可为低电压或是为浮接状态的电压。并且，第四晶体管T104的第二端耦接于内部电路10。因此，内部电路10可接收第四晶体管T104的第二端的电压VPPIN。再者，于升压保护电路100中，第一晶体管T101、第二晶体管T102、及第四晶体管T104可为P型金属氧化物半导体场效晶体管。第三晶体管T103可为N型金属氧化物半导体场效晶体管。在其他实施例中，这些半导体场效晶体管可为输入/输出装置(I/ODevices)。并且，输入/输出装置的闸极氧化层的厚度可以比半导体场效晶体管的闸极氧化层的厚度要大。当写入电压VPP非预期地升压且工作电压VDD尚未升压时，升压保护电路100可执行电路保护功能。当工作电压VDD升压时，升压保护电路100可视为旁路电路而可忽略。以下将说明升压保护电路100的操作模式。在初始状态，工作电压VDD在低电压(可为浮接状态的电压或是近似于接地电压VSS)。因此，第三晶体管T103会被截止。电压ZPWRBLK以及电压PWRBLK的初始状态也会在低电压。当写入电压VPP非预期地升压，且工作电压VDD尚未升压时(异常状态)，电压ZPWRBLK以及电压PWRBLK会透过第一晶体管T101以及第二晶体管T102逐渐升压。此时，在第四晶体管T104的第一端与控制端间会产生寄生电容Cgs。由于寄生电容Cgs具可充电特性并且可视为耦合电导组件，因此电压PWRBLK的升压速度会比电压ZPWRBLK的升压速度要快。在升压保护电路100中，当电压PW本文档来自技高网...

【技术保护点】
1.一种升压保护电路，其特征在于，包括：第一晶体管，包括：第一端，用以接收写入电压；控制端；及第二端；第二晶体管，包括：第一端，耦接于所述第一晶体管的所述第一端；控制端，耦接于所述第一晶体管的所述第二端；及第二端，耦接于所述第一晶体管的所述控制端；第三晶体管，包括：第一端，耦接于所述第一晶体管的所述第二端；控制端，用以接收工作电压；及第二端，用以接收接地电压；及第四晶体管，包括：第一端，耦接于所述第二晶体管的所述第一端；控制端，耦接于所述第一晶体管的所述第二端；及第二端，用以在所述第四晶体管导通时输出所述写入电压。

【技术特征摘要】
2017.01.10 US 15/402,2421.一种升压保护电路，其特征在于，包括：第一晶体管，包括：第一端，用以接收写入电压；控制端；及第二端；第二晶体管，包括：第一端，耦接于所述第一晶体管的所述第一端；控制端，耦接于所述第一晶体管的所述第二端；及第二端，耦接于所述第一晶体管的所述控制端；第三晶体管，包括：第一端，耦接于所述第一晶体管的所述第二端；控制端，用以接收工作电压；及第二端，用以接收接地电压；及第四晶体管，包括：第一端，耦接于所述第二晶体管的所述第一端；控制端，耦接于所述第一晶体管的所述第二端；及第二端，用以在所述第四晶体管导通时输出所述写入电压。2.如权利要求1所述的升压保护电路，其特征在于，所述第一晶体管、所述第二晶体管及所述第四晶体管是P型金属氧化物半导体场效晶体管。3.如权利要求1所述的升压保护电路，其特征在于，所述第三晶体管是N型金属氧化物半导体场效晶体管。4.如权利要求1所述的升压保护电路，其特征在于，当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第一晶体管为导通，所述第二晶体管为截止，及所述第四晶体管为截止，以避免所述第四晶体管的所述第二端输出所述写入电压。5.如权利要求4所述的升压保护电路，其特征在于，所述第四晶体管的所述控制端的电压近似所述写入电压，且所述第一晶体管的所述控制端的电压近似所述写入电压的一半。6.如权利要求4所述的升压保护电路，其特征在于，所述第四晶体管的所述第一端与所述控制端间产生寄生电容，以使当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第四晶体管的所述控制端的所述电压的升压速度快于所述第一晶体管的所述控制端的所述电压的升压速度。7.如权利要求1所述的升压保护电路，其特征在于，还包括：电容，包括：第一端，耦接于所述第一晶体管的所述第一端；及第二端，耦接于所述第一晶体管的所述第二端。8.如权利要求7所述的升压保护电路，其特征在于，所述电容是金属氧化物半导体(Metal-Oxide-Semiconductor)电容。9.如权利要求7所述的升压保护电路，其特征在于，当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第一晶体管为导通，所述第二晶体管为截止，及所述第四晶体管为截止，以避免所述第四晶体管的所述第二端输出所述写入电压。10.如权利要求9所述的升压保护电路，其特征在于，所述第四晶体管的所述控制端的电压近似所述写入电压，且所述第一晶体管的所述控制端的电压近似所述写入电压的一半。11.如权利要求10所述的升压保护电路，其特征在于，所述第四晶体管的所述第一端与所述控制端间产生寄生电容，以使当所述写入电压非预期地升压且所述工作电压尚未升压时，所述第四晶体管的所述控制端的所述电压的升压速度快于所述第一晶体管的所述控制端的所述电压的升压速度。12.如权利要求1所述的升压保护电路，其特征在于，还包括：第五晶体管，包括：第一端，耦接于所述第二晶体管的所述第二端；控制端，耦接于所述第一晶体管的所述第二端；及第二端，用以接收所述接地电压。13.如权利要求12所述的升压保护电路，其特征在于，所述第五晶体管是N型金属氧化物半导体场效晶体管。14.如权利要求12所述的升压保护电路，其特征在于...

【专利技术属性】
技术研发人员：李玠泽，陈致均，黄正达，林俊宏，
申请(专利权)人：力旺电子股份有限公司，
类型：发明
国别省市：中国台湾,71