一种处理器流水线结构制造技术

本发明专利技术公开了一种处理器流水线结构，包括指令存储单元、取指单元、执行单元、访存单元和写回单元，所述写回单元包括第一写回模块和第二写回模块；所述第一写回模块用于仲裁经执行单元或访存单元输出的各长周期指令执行结果的写回顺序，使所述写回顺序与对应长周期指令的派遣顺序一致；所述第二写回模块用于仲裁经执行单元输出的单周期指令与第一写回模块输出的多周期指令执行结果的写回顺序，长周期指令具有更高的优先级；本发明专利技术通过对各级流水线单元的内部结构进行改进，解决了现有处理器流水线结构无法同时兼顾低功耗、低成本小面积和高性能的问题。

A processor pipelining structure

The invention discloses a processor pipelining structure, which includes an instruction storage unit, a reference unit, an execution unit, a memory access unit, and a write back unit. The write back unit includes a first write back module and a second write back module; the first write back module is used to arbitral the long cycle instructions output by the execution unit or the memory unit. The write back sequence of the execution result makes the written return sequence consistent with the dispatch order of the corresponding long period instruction; the second write back module is used to write the sequence of the execution results of the multiple cycle instructions output by the execution unit and the first write back module, and the long cycle instruction has a higher priority; By improving the internal structure of pipeline units at all levels, this paper solves the problem that the existing processor pipeline structure can not take into account low power consumption, low cost small area and high performance at the same time.

【技术实现步骤摘要】
一种处理器流水线结构
本专利技术属于处理器硬件设计
，更具体地，涉及一种超低功耗高性能的处理器流水线结构。
技术介绍
近年来，随着集成电路制造工艺的不断提升，处理器集成度与性能不断提高，相应地，功耗也在不断的增加，随着移动设备的广泛使用，以及物联网的快速发展，对于低功耗、小面积低成本、高性能的处理器的需求不断增加，在降低功耗、低成本的同时又拥有高性能，成为设计人员一个新的研究热点。授权公告号为CN104699463B的专利技术专利公开了一种新型流水线结构，采用构建寄存器堆栈的方式，来降低数据通路导致的寄存器翻转产生的大量动态功耗；上述流水线结构主要适用于降低因大规模高速传输导致的寄存器翻转产生的大量动态功耗，在传输规模小出错率低的场合并不能发挥效用，还会增加设计的复杂度，增加处理器面积，导致成本升高；授权公告号为CN101464721B的专利技术专利公开了一种控制性能和功率消耗的设计方法，通过监视流水线型处理器的性能，当检测到处理器吞吐量降低时，重新配置流水线从高性能模式切换到低性能模式，来降低功耗；该系统和设计十分复杂，不适用于低成本小面积的处理器设计，并且在他的具体实施方式中也承认了这一点，提到开发工作十分复杂和耗时；授权公告号为CN103218029B的专利技术专利公开了一种控制电源电压的流水线结构，通过改变现有流水线结构中寄存器的结构，同时增加寄存器内部纠错电路和流水线外部纠错电路，进一步降低电源电压，利用错误数的高低实时调节电压，使得内核功耗进一步降低；上述设计方案并没有考虑减小处理器面积，降低成本，虽然在一定程度上降低了功耗，但同时也提高了系统的复杂度和成本。综上所述，现有的处理器虽然在一定程度上降低了功耗，但是增加了系统的复杂度，增大了处理器面积并提高了成本。
技术实现思路
针对现有技术的以上缺陷或改进需求，本专利技术提供了一种超低功耗高性能处理器流水线结构，通过对各级流水线单元的内部结构进行改进，其目的在于解决现有的处理器流水线结构无法同时兼顾低功耗、低成本小面积和高性能的问题。为实现上述目的，按照本专利技术的一个方面，提供了一种处理器流水线结构，包括指令存储单元、取指单元、执行单元、访存单元和写回单元；取指单元的第一端与指令存储单元相连，第二端与执行单元的第一端相连；执行单元的第二端与写回单元的第一端相连，第三端与访存单元的第一端相连；访存单元的第二端与写回单元的第二端相连；取指单元在一个时钟周期内从指令存储单元中取出一条指令；执行单元用于对取指单元输出的指令进行译码和执行，指令执行的结果通过写回单元写回寄存器组；写回单元包括第一写回模块和第二写回模块；第一写回模块的第一端与执行单元的第二端相连，第二端与访存单元的第二端相连，第三端与第二写回模块的第一端相连；第二写回模块的第二端与执行单元的第四端相连；第一写回模块用于仲裁经执行单元或访存单元输出的各长周期指令执行结果的写回顺序，使写回顺序与对应长周期指令的派遣顺序一致；第二写回模块用于仲裁经执行单元输出的单周期指令与第一写回模块输出的多周期指令执行结果的写回顺序，长周期指令具有更高的优先级。优选的，上述处理器流水线结构，其取指单元包括第一程序计数器、第二程序计数器、PC生成模块、部分译码模块、分支预测模块和指令寄存器；指令寄存器的第一端与指令存储单元的第一端相连，第二端与执行单元的第一端相连；部分译码模块的第一端与指令存储单元的第二端相连，第二端与分支预测模块的第一端相连，第三端与PC生成模块的第一端相连；分支预测模块的第二端与PC生成模块的第二端相连；PC生成模块的第三端与第一程序计数器的第一端相连，第四端与第一程序计数器的第二端相连，第五端与指令存储单元的第三端相连，第六端与执行单元的第三端相连；第一程序计数器的第三端与第二程序计数器的第一端相连；第二程序计数器的第二端与执行单元的第三端相连；部分译码模块用于对从指令存储单元中取出的当前指令进行译码以判断该当前指令的类型是普通指令还是分支跳转指令，若为普通指令，部分译码模块直接将该当前指令发送给PC生成模块；PC生成模块根据当前指令和第一程序计数器发送的当前指令地址生成下一条待取指令的地址；若为分支跳转指令，则部分译码模块将该当前指令发送给分支预测模块；分支预测模块通过静态预测获取该当前指令的跳转目标地址，PC生成模块根据分支预测模块得到的当前指令的跳转目标地址生成下一条待取指令的地址；部分译码模块、分支预测模块和PC生成模块为组合逻辑结构，当前指令的译码、分支预测和下一条待取指令地址的生成均在同一时钟周期内完成。优选的，上述处理器流水线结构，其执行单元包括译码模块、派遣模块、指令跟踪模块、单周期指令运算模块、长周期指令运算模块和交付模块；译码模块的第一端与指令寄存器的第二端相连，第二端与第二程序计数器的第二端相连，第三端与派遣模块的第一端相连；派遣模块的第二端与指令跟踪模块的第一端相连，第三端与单周期指令运算模块的第一端相连，第四端与长周期指令运算模块的第一端相连，第五端与访存单元的第一端相连；长周期指令运算模块的第二端与第一写回模块的第一端相连；指令跟踪模块的第二端与第一写回模块的第二端相连；单周期指令运算模块的第二端与第二写回模块的第二端相连，第三端与访存单元的第二端相连，第四端与交付模块的第一端相连；交付模块的第二端与第二写回模块的第三端相连，第三端与PC生成模块的第六端相连；指令跟踪模块用于存储已经被派遣出去且尚未写回的长周期指令信息，派遣模块在进行指令派遣时，将当前派遣指令的信息与指令跟踪模块中存储的各个长周期指令信息进行比对，以判断当前指令是否与已经被派遣出且尚未写回的长周期指令产生数据相关性，若否，则正常派遣；若是，则暂停派遣，直到相关长周期指令执行完毕解除数据相关性之后才继续进行派遣。优选的，上述处理器流水线结构，其交付模块包括异常判断子模块和分支预测解析子模块；分支预测解析子模块的第一端和异常判断子模块的第一端均与单周期指令运算模块的第四端相连，分支预测解析子模块的第二端和异常判断子模块的第二端均与PC生成模块的第六端相连；异常判断子模块的第三端与第二写回模块的第三端相连；分支预测解析子模块用于根据单周期指令运算模块的运算结果判断PC生成模块生成的下一条待取指令的地址是否正确，若是，则不作处理；若否，则清除错误地址并生成新的下一条待取指令地址并将其反馈给PC生成模块；异常判断子模块用于根据单周期指令运算模块的运算结果判断当前指令在执行过程中是否发生错误，若否，则不作处理；若是，则清除当前指令地址并生成新的地址并将其反馈给PC生成模块。优选的，上述处理器流水线结构，其指令跟踪模块包括多个用于存储长周期指令信息的表项，一个表项对应存储一个长周期指令的信息，包括源操作数寄存器索引和结果寄存器索引。优选的，上述处理器流水线结构，其指令跟踪模块采用FIFO实现，第一写回模块对多个长周期指令进行写回操作时，根据FIFO的读指针的指向顺序仲裁不同长周期指令的写回顺序；某一长周期指令被写回后，指令跟踪模块将该长周期指令对应的信息删除。优选的，上述处理器流水线结构，其单周期指令运算模块还用于生成存储器访问地址；访存单元作为存储器访问的控制模块，根据上述存储器访问地址经过地址判断从指令存本文档来自技高网...

【技术保护点】
1.一种处理器流水线结构，包括指令存储单元、取指单元、执行单元、访存单元和写回单元，其特征在于，所述取指单元的第一端与指令存储单元相连，第二端与执行单元的第一端相连；所述执行单元的第二端与写回单元的第一端相连，第三端与访存单元的第一端相连；所述访存单元的第二端与写回单元的第二端相连；所述取指单元在一个时钟周期内从指令存储单元中取出一条指令；所述执行单元用于对取指单元输出的指令进行译码和执行，指令执行的结果通过所述写回单元写回寄存器组；所述写回单元包括第一写回模块和第二写回模块；所述第一写回模块的第一端与执行单元的第二端相连，第二端与访存单元的第二端相连，第三端与第二写回模块的第一端相连；所述第二写回模块的第二端与执行单元的第四端相连；所述第一写回模块用于仲裁经执行单元或访存单元输出的各长周期指令执行结果的写回顺序，使所述写回顺序与对应长周期指令的派遣顺序一致；所述第二写回模块用于仲裁经执行单元输出的单周期指令与第一写回模块输出的多周期指令执行结果的写回顺序，长周期指令具有更高的优先级。

【技术特征摘要】
2018.03.14 CN 20181021010051.一种处理器流水线结构，包括指令存储单元、取指单元、执行单元、访存单元和写回单元，其特征在于，所述取指单元的第一端与指令存储单元相连，第二端与执行单元的第一端相连；所述执行单元的第二端与写回单元的第一端相连，第三端与访存单元的第一端相连；所述访存单元的第二端与写回单元的第二端相连；所述取指单元在一个时钟周期内从指令存储单元中取出一条指令；所述执行单元用于对取指单元输出的指令进行译码和执行，指令执行的结果通过所述写回单元写回寄存器组；所述写回单元包括第一写回模块和第二写回模块；所述第一写回模块的第一端与执行单元的第二端相连，第二端与访存单元的第二端相连，第三端与第二写回模块的第一端相连；所述第二写回模块的第二端与执行单元的第四端相连；所述第一写回模块用于仲裁经执行单元或访存单元输出的各长周期指令执行结果的写回顺序，使所述写回顺序与对应长周期指令的派遣顺序一致；所述第二写回模块用于仲裁经执行单元输出的单周期指令与第一写回模块输出的多周期指令执行结果的写回顺序，长周期指令具有更高的优先级。2.如权利要求1所述的处理器流水线结构，其特征在于，所述取指单元包括第一程序计数器、第二程序计数器、PC生成模块、部分译码模块、分支预测模块和指令寄存器；所述指令寄存器的第一端与指令存储单元的第一端相连，第二端与执行单元的第一端相连；所述部分译码模块的第一端与指令存储单元的第二端相连，第二端与分支预测模块的第一端相连，第三端与PC生成模块的第一端相连；所述分支预测模块的第二端与PC生成模块的第二端相连；所述PC生成模块的第三端与第一程序计数器的第一端相连，第四端与第一程序计数器的第二端相连，第五端与指令存储单元的第三端相连，第六端与执行单元的第三端相连；所述第一程序计数器的第三端与第二程序计数器的第一端相连；所述第二程序计数器的第二端与执行单元的第三端相连；所述部分译码模块用于对从指令存储单元中取出的当前指令进行译码以判断该当前指令的类型是普通指令还是分支跳转指令，若为普通指令，部分译码模块直接将该当前指令发送给PC生成模块；所述PC生成模块根据当前指令和第一程序计数器发送的当前指令地址生成下一条待取指令的地址；若为分支跳转指令，则部分译码模块将该当前指令发送给分支预测模块；所述分支预测模块通过静态预测获取该当前指令的跳转目标地址，PC生成模块根据分支预测模块得到的当前指令的跳转目标地址生成下一条待取指令的地址；所述部分译码模块、分支预测模块和PC生成模块为组合逻辑结构，当前指令的译码、分支预测和下一条待取指令地址的生成均在同一时钟周期内完成。3.如权利要求1或2所述的处理器流水线结构，其特征在于，所述执行单元包括译码模块、派遣模块、指令跟踪模块、单周期指令运算模块、长周期指令运算模...

【专利技术属性】
技术研发人员：胡振波，
申请(专利权)人：武汉市聚芯微电子有限责任公司，
类型：发明
国别省市：湖北,42