带隙基准电路及其运算放大器制造技术

本发明专利技术公开了一种带隙基准电路及其运算放大器，所述运算放大器包括第一输入端、第二输入端和第一输出端，所述运算放大器还包括供电电路；所述第一输入端包括第一三极管，所述第二输入端包括第二三极管；所述第一三极管的发射极面积大于所述第二三极管的发射极面积；所述第一输出端用于输出驱动电压。本发明专利技术通过改进带隙基准电路中的运算放大器，简化了现有的带隙基准电路中的运算放大器结构，降低因为运算放大器的失配对电路造成的增益误差；同时，具有结构简单，不需要另加偏置电路，从而不需要额外的电路结构，且降低了电流损耗。

Bandgap reference circuit and its operational amplifier

The present invention discloses a bandgap reference circuit and an operational amplifier. The operational amplifier includes a first input, second input and first output terminals, and the operational amplifier also includes a power supply circuit. The first input end includes the first triode, the second input end including the second triode, and the first three. The emitter area of the pole tube is larger than the emitter area of the second transistor, and the first output terminal is used to output driving voltage. By improving the operational amplifier in the bandgap reference circuit, the present invention simplifies the operational amplifier structure in the existing bandgap reference circuit and reduces the gain error caused by the mismatched circuit of the operational amplifier; at the same time, it has simple structure and no additional bias circuit, thus no additional circuit structure is needed. And the current loss is reduced.

【技术实现步骤摘要】
带隙基准电路及其运算放大器
本专利技术涉及集成电路设计
，特别涉及一种带隙基准电路及其运算放大器。
技术介绍
如图1所示，为现有的带隙基准电路，采用NPN三极管的基极-发射极电压差VBE作为正温度系数的带隙基准电路。该带隙基准电路主要基于三极管Q0和三极管Q1的饱和电流Is与半导体材料的带隙能量相关，具体如下述公式：其中，VT＝KT/q；IC表示三极管集电极电流，VT表示温度的电压当量；K为波耳兹曼常数1.38×10^-23J/K，T为热力学温度，即绝对温度(300K)，q为电子电荷1.6×10^-19C。在常温下，VT≈26mV。根据饱和电流Is的温度特性设计该带隙基准电路，该带隙基准电路的输出电压VBG具有不随温度变化的特点。具体地，通过运算放大器A的输出电压驱动输出电压VBG。其中，三极管Q0和三极管Q1的发射极面积比例为n：1(n取值范围为2～20)，从而产生不同电压大小和不同温度系数的VBE0和VBE1；三极管Q0对应的VBE0为负温度系数。运算放大器A钳位运算放大器的输入两端电压，从而三极管Q0与三极管Q1的VBE的差值ΔVBE(ΔVBE为正温度系数)被施加到电阻R0上，控制电路的左边支路R0上的电流；带隙基准电路的输出电压VBG计算公式如下：VBG＝VBE1+ΔVBE×R/R0由上述计算公式可知，适当调整R和R0的比例关系，可抵消正负温度系数项，从而得到一个零温度系数的电压。但是，现有技术的带隙基准电路存在以下几个问题：1)为了降低电路的失配，运算放大器A的输入管必须做的很大；2)运算放大器A需要偏置电流保证其工作，从而增加了额外的电路结构和电流损耗；3)根据带隙基准的输出电压公式可知，运算放大器A的失配造成的误差电压很容易同样叠加到电阻R0上，然后通过电阻比例关系R/R0被放大，从而增大整个电路的增益误差。
技术实现思路
本专利技术要解决的技术问题是为了克服现有技术中的带隙基准电路存在为了降低电路的失配，带隙基准电路存在的运算放大器的输入管需做的很大；运算放大器需要偏置电流保证其工作；运算放大器的失配造成的误差电压容易增大整个电路的增益误差等缺陷，目的在于提供一种带隙基准电路及其运算放大器。本专利技术是通过下述技术方案来解决上述技术问题：。本专利技术提供一种用于带隙基准电路的运算放大器，所述运算放大器包括第一输入端、第二输入端和第一输出端，所述运算放大器还包括供电电路；所述供电电路用于给所述运算放大器供电；所述第一输入端包括第一三极管，所述第二输入端包括第二三极管；所述第一三极管的基极与所述带隙基准电路中的电压正端电连接，所述第一三极管的集电极与所述供电电路的一端电连接，所述第一三极管的发射极接地；所述第二三极管的基极与所述带隙基准电路中的电压负端电连接，所述第二三极管的集电极与所述供电电路的另一端电连接，所述第二三极管的发射极接地；所述第一三极管的发射极面积大于所述第二三极管的发射极面积；所述第一输出端用于输出驱动电压。较佳地，所述供电电路包括第一PMOS管和第二PMOS管；所述第一PMOS管的源极与所述第二PMOS管的源极电连接；所述第一PMOS管的栅极与所述第二PMOS管的栅极电连接；所述第一PMOS管的漏极与所述第一三极管的集电极电连接；所述第二PMOS管的漏极与所述第二三极管的集电极电连接。较佳地，所述运算放大器包括偏置电路；所述偏置电路的输出端分别与所述第一PMOS管的漏极和所述第一PMOS管的栅极电连接；所述偏置电路用于启动所述运算放大器。较佳地，所述运算放大器还包括缓冲器；所述缓冲器的输入端与所述第二PMOS管的漏极电连接，所述缓冲器的输出端为所述第一输出端；所述缓冲器用于对所第二PMOS管的漏极的输出电压进行隔绝处理。较佳地，所述第一三极管和所述第二三极管均为NPN型三极管；所述第一三极管的发射极面积为所述第二三极管的发射极面积的M倍，其中，M＝m2-1，m为大于1的正整数。较佳地，所述运算放大器还包括第一电阻；所述第一电阻的一端分别与所述第一三极管的发射极和所述第二三极管的发射极电连接，所述第一电阻的另一端接地。本专利技术还提供一种带隙基准电路，所述带隙基准电路包括上述的运算放大器。较佳地，所述带隙基准电路还包括第三三极管、第四三极管和第二电阻；所述第一输入端分别与所述第一输出端和所述第三三极管的集电极电连接；所述第二输入端分别与所述第一输出端和所述第四三极管的集电极电连接；所述第二电阻的一端分别与所述第三三极管的发射极和所述第四三极管的发射极电连接，所述第二电阻的另一端接地。较佳地，所述带隙基准电路还包括第三电阻、第四电阻和第五电阻；所述第三电阻的一端与所述第一输入端电连接，另一端与所述第一输出端电连接；所述第四电阻的一端与所述第二输入端电连接，另一端与所述第一输出端电连接；所述第五电阻的一端与所述第二输入端电连接，所述第五电阻的另一端与所述第四三极管的集电极电连接。较佳地，所述第三电阻的阻值与所述第四电阻的阻值相等；和/或，所述第三三极管的发射极面积为所述第四三极管的发射极面积的N倍，其中，N＝n2-1，n为大于1的正整数。本专利技术的积极进步效果在于：本专利技术通过改进带隙基准电路中的运算放大器，简化了现有的带隙基准电路中的运算放大器结构，降低因为运算放大器的失配对电路造成的增益误差；同时，具有结构简单，不需要另加偏置电路，从而不需要额外的电路结构，且降低了电流损耗。附图说明图1为本专利技术现有的带隙基准电路的电路结构图；图2为本专利技术较佳实施例的用于带隙基准电路的运算放大器的电路结构图；图3为本专利技术较佳实施例的带隙基准电路的电路结构图。具体实施方式下面通过实施例的方式进一步说明本专利技术，但并不因此将本专利技术限制在所述的实施例范围之中。如图2和图3所示，本实施例的用于带隙基准电路的运算放大器1包括第一输入端a、第二输入端b、第一输出端c、供电电路2、偏置电路3、缓冲器4和第一电阻R1。所述第一输入端a包括第一三极管Q2，第二输入端b包括所述第二三极管Q3。其中，所述第一三极管Q2和所述第二三极管Q3均为NPN型三极管；且所述第一三极管Q2的发射极面积大于所述第二三极管Q3的发射极面积。即，所述运算放大器1的第一输入端a和第二输入端b相较于传统的运算放大器，采用不同发射极面积的三极管作为差分输入对，其面积比为M：1，其中，M＝m2-1，m为大于1的正整数，用于降低运算放大器1的增益误差，减小所述带隙基准电路的失调。具体地，所述第一三极管Q2的发射极面积为所述第二三极管Q3的发射极面积的4～16倍，即M的取值范围为4～16。所述第一三极管Q2的基极与所述带隙基准电路中的电压正端电连接，所述第一三极管Q2的集电极与所述供电电路2的一端电连接，所述第一三极管Q2的发射极接地。所述第二三极管Q3的基极与所述带隙基准电路中的电压负端电连接，所述第二三极管Q3的集电极与所述供电电路2的另一端电连接，所述第二三极管Q3的发射极接地。所述第一输出端c用于输出驱动电压。其中，所述供电电路2用于给所述运算放大器1供电。具体地，所述供电电路2包括第一PMOS管PM1和第二PMOS管PM2。所述第一PMOS管PM1的源极与所述第二PMOS管PM2的源极电连接；所述第一PMOS管PM1的栅极与所述第二PMOS本文档来自技高网...

【技术保护点】
1.一种用于带隙基准电路的运算放大器，所述运算放大器包括第一输入端、第二输入端和第一输出端，其特征在于，所述运算放大器还包括供电电路；所述供电电路用于给所述运算放大器供电；所述第一输入端包括第一三极管，所述第二输入端包括第二三极管；所述第一三极管的基极与所述带隙基准电路中的电压正端电连接，所述第一三极管的集电极与所述供电电路的一端电连接，所述第一三极管的发射极接地；所述第二三极管的基极与所述带隙基准电路中的电压负端电连接，所述第二三极管的集电极与所述供电电路的另一端电连接，所述第二三极管的发射极接地；所述第一三极管的发射极面积大于所述第二三极管的发射极面积；所述第一输出端用于输出驱动电压。

【技术特征摘要】
1.一种用于带隙基准电路的运算放大器，所述运算放大器包括第一输入端、第二输入端和第一输出端，其特征在于，所述运算放大器还包括供电电路；所述供电电路用于给所述运算放大器供电；所述第一输入端包括第一三极管，所述第二输入端包括第二三极管；所述第一三极管的基极与所述带隙基准电路中的电压正端电连接，所述第一三极管的集电极与所述供电电路的一端电连接，所述第一三极管的发射极接地；所述第二三极管的基极与所述带隙基准电路中的电压负端电连接，所述第二三极管的集电极与所述供电电路的另一端电连接，所述第二三极管的发射极接地；所述第一三极管的发射极面积大于所述第二三极管的发射极面积；所述第一输出端用于输出驱动电压。2.如权利要求1所述的用于带隙基准电路的运算放大器，其特征在于，所述供电电路包括第一PMOS管和第二PMOS管；所述第一PMOS管的源极与所述第二PMOS管的源极电连接；所述第一PMOS管的栅极与所述第二PMOS管的栅极电连接；所述第一PMOS管的漏极与所述第一三极管的集电极电连接；所述第二PMOS管的漏极与所述第二三极管的集电极电连接。3.如权利要求2所述的用于带隙基准电路的运算放大器，其特征在于，所述运算放大器包括偏置电路；所述偏置电路的输出端分别与所述第一PMOS管的漏极和所述第一PMOS管的栅极电连接；所述偏置电路用于启动所述运算放大器。4.如权利要求2所述的用于带隙基准电路的运算放大器，其特征在于，所述运算放大器还包括缓冲器；所述缓冲器的输入端与所述第二PMOS管的漏极电...

【专利技术属性】
技术研发人员：向飞翔，常祥岭，赵海亮，谢雪松，陶园林，
申请(专利权)人：上海贝岭股份有限公司，
类型：发明
国别省市：上海,31