参考电压源电路制造技术

本发明专利技术公开了一种参考电压源电路，由第一PMOS晶体管～第三PMOS晶体管，第一NMOS晶体管～第四NPMOS晶体管，第四电阻和第五电阻组成。本发明专利技术电路结构简单，且具备一定驱动能力。

Reference voltage source circuit

The invention discloses a reference voltage source circuit, which consists of a first PMOS transistor to third PMOS transistors, a first NMOS transistor to fourth NPMOS transistors, a fourth resistor and a fifth resistor. The circuit has simple structure and certain driving ability.

【技术实现步骤摘要】
参考电压源电路
本专利技术涉及半导体集成电路领域，特别是涉及一种参考电压源电路。
技术介绍
参考电压源在集成电路中被广泛应用。现有的参考电压源电路原理图参见图1所示，它由三个PMOS晶体管M1～M3，一个比较器OPA，两个三极管Q1、Q2以及电阻R0～R3组成。其原理是：两个三极管的Vbe差为dVbe＝(VbeQ1+VbeQ2)，流过三极管Q2的电流为IQ2＝dVbe/R0；流过电阻R2的电流为IR2＝Vbe/R2；电流I3＝I2＝IQ2+IR2；两个三极管Q1、Q2的Vbe差dVbe为正温度系数；两个三极管Q1、Q2的Vbe为负温度系数。设置合适的电阻R2和R0的比例，可以得到零温度系数的电流I3，得到零温度系数的电压Vout＝I3*R3。图1中的A、B，为连接节点的标记，I1为流入节点A的电流。上述参考电压源电路存在的缺点是：没有驱动能力。由于没有驱动能力，测试时，仪器内阻会拉偏输出电压。
技术实现思路
本专利技术要解决的技术问题是提供一种参考电压源电路，它结构简单，且具备一定输出能力。为解决上述技术问题，本专利技术的参考电压源电路，由第一PMOS晶体管～第三PMOS晶体管，第一NMOS晶体管～第四NMOS晶体管，第四电阻和第五电阻组成；第一PMOS晶体管～第三PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极和漏极与第二PMOS晶体管的栅极相连接，其连接的节点记为PB，第二PMOS晶体管的漏极与第三PMOS晶体管的栅极相连接，其连接的节点记为PG，第三PMOS晶体管的漏极与第五电阻的一端相连接；第一NMOS晶体管的漏极与所述节点PB相连接，其栅极与第五电阻的另一端和第四电阻的一端相连接；第二NMOS晶体管的漏极与所述节点PG相连接，其栅极与第四电阻的另一端相连接，其连接的节点记为NB；第一NMOS晶体管的源极与第二NMOS晶体管的源极和第四NMOS晶体管的漏极相连接；第四NMOS晶体管的栅极、第三NMOS晶体管的栅极和漏极与所述节点NB相连接；第四NMOS晶体管的源极和第三NMOS晶体管的源极与地端GND相连接；第三PMOS晶体管的漏极与第五电阻的连接端作为电路的输出电压端VREF。采用本专利技术的参考电压源电路，电路结构简单，而且具有驱动能力。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明：图1是现有的参考电压源电路原理图；图2是改进后的参考电压源电路一实施例原理图。具体实施方式结合图2所示，该图是本专利技术改进后的参考电压源电路一实施例原理图，在下面的实施例中，该改进后的参考电压源电路，由PMOS晶体管MP1～PMOS晶体管MP3，NMOS晶体管MN1～NPMOS晶体管MN4，电阻R4、R5组成。PMOS晶体管MP1的源极与电源电压端VDD相连接，其栅极和漏极与NMOS晶体管MN1的漏极相连接，其连接的节点记为PB。PMOS晶体管MP2的源极与电源电压端VDD相连接，其栅极与所述节点PB相连接，其漏极与NMOS晶体管MN2的漏极相连接，其连接的节点记为PG。NMOS晶体管MN1的源极和NMOS晶体管MN2的源极与NMOS晶体管MN4的漏极相连接。NMOS晶体管MN2的栅极和NMOS晶体管MN4的栅极相连接，其连接的节点记为NB。NMOS晶体管MN4的源极接地GND。PMOS晶体管MP3的源极与电源电压端VDD相连接，其栅极与所述节点PG相连接，其漏极与电阻R5的一端相连接，电阻R5的另一端与NMOS晶体管MN1的栅极和电阻R4的一端相连接，电阻R4的另一端和NMOS晶体管MN3的漏极与所述节点NB相连接。NMOS晶体管MN3的源极接地GND。PMOS晶体管MP3的漏极与电阻R5的连接端作为电路的输出电压端VREF。NMOS晶体管MN2＝N*MN1，电阻R4上流过电流为IB，IB＝(kT/q)*lnN/R4，VREF＝VGSMN3+IB*(R4+R5)。其中，*表示乘号，K是波尔兹曼常数，T是绝对温度，q是电荷常量，N是MN2和MN1的比值，VGSMN3是MN3的栅源电压。因此，本专利技术改进后的参考电压源电路具有驱动能力。以上通过具体实施方式对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
1.一种参考电压源电路，其特征在于：由第一PMOS晶体管～第三PMOS晶体管，第一NMOS晶体管～第四NMOS晶体管，第四电阻和第五电阻包括；第一PMOS晶体管～第三PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极和漏极与第二PMOS晶体管的栅极相连接，其连接的节点记为PB，第二PMOS晶体管的漏极与第三PMOS晶体管的栅极相连接，其连接的节点记为PG，第三PMOS晶体管的漏极与第五电阻的一端相连接；第一NMOS晶体管的漏极与所述节点PB相连接，其栅极与第五电阻的另一端和第四电阻的一端相连接；第二NMOS晶体管的漏极与所述节点PG相连接，其栅极与第四电阻的另一端相连接，其连接的节点记为NB；第一NMOS晶体管的源极与第二NMOS晶体管的源极和第四NMOS晶体管的漏极相连接；第四NMOS晶体管的栅极、第三NMOS晶体管的栅极和漏极与所述节点NB相连接；第四NMOS晶体管的源极和第三NMOS晶体管的源极与地端GND相连接；第三PMOS晶体管的漏极与第五电阻的连接端作为电路的输出电压端VREF。

【技术特征摘要】
1.一种参考电压源电路，其特征在于：由第一PMOS晶体管～第三PMOS晶体管，第一NMOS晶体管～第四NMOS晶体管，第四电阻和第五电阻包括；第一PMOS晶体管～第三PMOS晶体管的源极与电源电压端VDD相连接，第一PMOS晶体管的栅极和漏极与第二PMOS晶体管的栅极相连接，其连接的节点记为PB，第二PMOS晶体管的漏极与第三PMOS晶体管的栅极相连接，其连接的节点记为PG，第三PMOS晶体管的漏极与第五电阻的一端相连接；第一NMOS晶体管的漏极与所述节点PB相连接，其栅极与第五电阻的另一端和第四电阻的一端相连接；第二NMOS晶体管的漏极与所述节点PG相连接，其栅极与第四电阻的另一端相连接，其连接的节点记为NB；第一NMOS晶...

【专利技术属性】
技术研发人员：邵博闻，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海,31