半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：形成基底，基底内具有相邻接的第一阱区和第二阱区；在第二阱区内形成第一隔离层，第一隔离层将第二阱区分为靠近第一阱区的第一区域、第二区域以及第三区域；形成栅极结构和第一掩膜栅结构；在栅极结构露出的第一阱区内和第一掩膜栅结构露出的第二阱区第二区域内分别形成源漏掺杂区。本发明专利技术技术方案能够延长第二阱区内源漏掺杂区与第一阱区内源漏掺杂区之间的距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长半导体结构沟道导通后电流通道的长度，有利于提高半导体结构的耐压性能。

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
技术介绍
横向扩散场效应晶体管(LaterallyDiffusedMetalOxideSemiconductor,LDMOS)是一种常用的高压器件。LDMOS由于更容易与CMOS工艺兼容而被广泛采用。LDMOS是一种双扩散结构的功率器件，在相同的源区或漏区进行两次注入，一次注入浓度较大的砷离子，另一次注入浓度较小的硼离子。注入之后再进行一个高温推进过程，由于硼离子扩散比砷离子快，因此硼离子在栅极边界下方会沿着横向扩散更远，从而形成一个有浓度梯度的沟道。LDMOS沟道的长度由两次横向扩散的距离之差决定。为了提高耐压性，源区和漏区之间还设置有一个漂移区，漂移区的掺杂浓度较低。因此，当LDMOS接高压时，漂移区由于电阻较大，所以分压较高，能够承受更高的电压。但是现有技术所形成LDMOS的耐压性能有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，以提高半导体结构的耐压性能。为解决上述问题，本专利技术提供一种半导体结构，包括：基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；位于所述第二阱区内的第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；位于所述第一阱区上的栅极结构，所述栅极结构还位于所述第二阱区第一区域上；位于所述第二阱区上的第一掩膜栅结构，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；分别位于所述第一阱区和第二阱区内的源漏掺杂区，所述第一阱区内的源漏掺杂区位于所述栅极结构露出的第一阱区内，所述第二阱区内的源漏掺杂区位于所述第一掩膜栅结构露出的第二阱区第二区域内。相应的，本专利技术还提供一种半导体结构的形成方法，包括：形成基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；在所述第二阱区内形成第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；形成位于所述第一阱区上的栅极结构和位于所述第二阱区上的第一掩膜栅结构，所述栅极结构还位于所述第二阱区第一区域上，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；在所述栅极结构露出的第一阱区内和所述第一掩膜栅结构露出的第二阱区第二区域内分别形成源漏掺杂区。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案在靠近第一区域的部分第二阱区第二区域上形成第一掩膜栅结构；之后，在所述第一掩膜栅结构露出的第二阱区第二区域内形成源漏掺杂区。由于第二区域内的源漏掺杂区形成于第一掩膜栅结构露出的第二阱区第二区域内，也就是说，所述源漏掺杂区位于所述第一掩膜栅结构远离所述第一阱区的一侧，所以所述第一掩膜栅结构的设置，能够延长所述第二阱区内源漏掺杂区与所述第一阱区内源漏掺杂区之间的距离，有利于延长所形成半导体结构源区与漏区之间的距离，延长所述半导体结构沟道导通后电流通道的长度，有利于提高所述半导体结构的耐压性能。本专利技术可选方案中，所述第一掩膜栅结构还位于部分所述第一隔离层上。所以所述第一掩膜栅结构位于部分所述第一隔离层和部分第二阱区第二区域上；这种做法能够扩大形成所述第一掩膜栅结构的工艺窗口，有利于降低形成所述第一掩膜栅结构的工艺难度，有有利于良率的提高、半导体结构性能的改善。本专利技术可选方案中，所述半导体结构为鳍式场效应晶体管，所述基底包括衬底和位于衬底上的多个第一鳍部和第二鳍部；所述半导体结构还包括：位于相邻第二鳍部之间的第二隔离层，所述第二隔离层的顶部高于所述第二鳍部的顶部，且覆盖所述第二鳍部的部分顶部；所述第一掩膜栅结构位于所述第二隔离层上。由于第一掩膜栅结构位于所述第二隔离层上，所以所述第一掩膜栅结构并未覆盖所述第二鳍部的侧壁，仅仅位于所述第二鳍部上；而且所述第二隔离层的顶部高于所述第二鳍部的顶部，且覆盖所述第二鳍部的部分顶部，所以所述第一掩膜栅结构和所述第二鳍部顶部之间的第二隔离层能够有效的提高所述第一掩膜栅结构与所述第二鳍部之间的电隔离性能，从而减少所述第一掩膜栅结构出现漏电的现象，有利于所述半导体结构性能的提高。附图说明图1是一种半导体结构的剖面结构示意图；图2至图10是本专利技术半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。具体实施方式由
技术介绍
可知，所述LDMOS的耐压性能有待提高。现结合一种半导体结构的形成方法分析其耐压性能有待提高的原因：参考图1，示出了一种半导体结构的剖面结构示意图。所述半导体结构包括：基底10，所述基底10内形成有相邻的P型阱区10p和N型阱区10n；位于N型区10n内的隔离结构11，所述隔离结构11的顶部表面低于所述P型阱区10p和N型阱区10n的顶部表面，所述隔离结构11将所述N型阱区10n分为靠近所述P型阱区10p的第一区域11n、远离所述P型阱区10p的第二区域12n以及位于所述隔离结构11下的第三区域13n；位于所述P型阱区10p、N型阱区10n的第一区域11n和部分隔离结构11上的栅极结构12；位于栅极结构12一侧P型阱区10p内的第一应力层11s，所述第一应力层11s用于形成所述半导体结构的源区；位于隔离结构11远离所述栅极结构12一侧N型阱区10n内的第二应力层11d，所述第二应力层11d用于形成所述半导体结构的漏区。其中N型阱区10n为漂移区，其掺杂浓度较低，因此在所述半导体结构接高压时，N型阱区10n的分压较大。随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应。为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，因此所述基底10表面形成有相邻的第一鳍部10a和第二鳍部10b，所述P型阱区10p和所述N型阱区10n位于第一鳍部10a内，沿朝向第二鳍部10b的方向依次排列，且所述N型阱区10n延伸至所述第二鳍部10b内；所述隔离结构11位于第一鳍部10a和第二鳍部10b之间，且覆盖所述第一鳍部10a和所述第二鳍部10b的部分侧壁；所述栅极结构12覆盖所述第一鳍部10a的部分顶部和部分侧壁的表面；第一应力层11s位于所述栅极结构12露出的第一鳍部10a内；所述第二应力层11d位于所述第二鳍部10b内。如图1所示，所述第二鳍部10b上仅形成第二应力层11d，所以沿所述第二鳍部10b延伸方向，所述第二应力层11d从所述第二鳍部10b的一端延伸至另一端，也就是说，沿所述第二鳍部10b延伸方向，所述半导体结构的漏区从所述第二鳍部10b的一端延伸至另一端，造成了所述半导体结构之间源区和漏区之间距离较小，从而导致所述半导体结构工作时，电流通道长度较短，影响了所述半导体结构耐压性能的提高。为解决所述技术问题，本专利技术提供一种半导体结构的形成方法，包括：形成基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；在所述第二阱区内形成第一隔本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；位于所述第二阱区内的第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；位于所述第一阱区上的栅极结构，所述栅极结构还位于所述第二阱区第一区域上；位于所述第二阱区上的第一掩膜栅结构，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；分别位于所述第一阱区和第二阱区内的源漏掺杂区，所述第一阱区内的源漏掺杂区位于所述栅极结构露出的第一阱区内，所述第二阱区内的源漏掺杂区位于所述第一掩膜栅结构露出的第二阱区第二区域内。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；位于所述第二阱区内的第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；位于所述第一阱区上的栅极结构，所述栅极结构还位于所述第二阱区第一区域上；位于所述第二阱区上的第一掩膜栅结构，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；分别位于所述第一阱区和第二阱区内的源漏掺杂区，所述第一阱区内的源漏掺杂区位于所述栅极结构露出的第一阱区内，所述第二阱区内的源漏掺杂区位于所述第一掩膜栅结构露出的第二阱区第二区域内。2.如权利要求1所述的半导体结构，其特征在于，所述第一掩膜栅结构还位于部分所述第一隔离层上。3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构为鳍式场效应晶体管；所述基底包括衬底和位于所述衬底上沿延伸方向排列的第一鳍部和第二鳍部，所述第一阱区和所述第二阱区位于所述第一鳍部内且沿朝向第二鳍部的方向依次排列，所述第二阱区延伸至所述第二鳍部内；所述第一隔离层位于所述第一鳍部和所述第二鳍部之间且覆盖所述第一鳍部的部分侧壁；所述栅极结构位于所述第一鳍部上，横跨所述第一鳍部且位于所述第一鳍部部分顶部和部分侧壁上；所述第一掩膜栅结构位于所述第二鳍部上。4.如权利要求3所述的半导体结构，其特征在于，所述第二鳍部的数量为多个；所述半导体结构还包括：位于相邻第二鳍部之间的第二隔离层，所述第二隔离层顶部高于所述第二鳍部的顶部且覆盖所述第二鳍部的部分顶部；所述第一掩膜栅结构位于所述第二隔离层上。5.如权利要求4所述的半导体结构，其特征在于，半导体结构还包括：位于所述栅极结构与所述第一鳍部之间的氧化层，所述氧化层的厚度小于所述第二鳍部上第二隔离层的厚度。6.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述第一阱区内的第一应力层，所述第一应力层位于所述栅极结构露出的第一阱区内；位于所述第二阱区内的第二应力层，所述第二应力层位于所述第一掩膜栅结构露出的第二阱区第二区域内。7.如权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：位于所述第一阱区上的第二掩膜栅结构，所述第二掩膜栅结构与所述栅极结构间具有间隔，且位于所述栅极结构远离所述第一隔离层一侧；位于所述第二阱区第二区域上的第三掩膜栅结构，所述第三掩膜栅结构与所述第一掩膜栅结构间具有间隔，且位于所述第一掩膜栅结构远离所述第一隔离层一侧；所述第一应力层位于所述第二掩膜栅结构和所述栅极结构之间；所述第二应力层位于所述第三掩膜栅结构和所述第一掩膜栅结构之间。8.如权利要求1所述的半导体结构，其特征在于，所述栅极结构和所述第一掩膜栅结构材料相同。9.如权利要求1或8所述的半导体结构，其特征在于，所述栅极结构为金属栅极结构，所述第一掩膜栅结构为第一金属掩膜栅结构。10.如权利要求1或8所述的半导体结构，其特征在于，所述栅极结构包括伪栅极，所述第一掩膜栅结构包括第一伪掩膜栅极，所述伪栅极和所述第一伪掩膜栅极的材料为多晶硅。11.一种半导体结构的形成方法，其特征在于，包括：形成基底，所述基底内具有相邻接的第一阱区和第二阱区，所述第一阱区内具有第一类型掺杂离子，所述第二阱区内具有第二类型掺杂离子；在所述第二阱区内形成第一隔离层，所述第一隔离层将所述第二阱区分为靠近所述第一阱区的第一区域、远离所述第一阱区的第二区域以及位于所述第一隔离层下的第三区域；形成位于所述第一阱区上的栅极结构和位于所述第二阱区上的第一掩膜栅结构，所述栅极结构还位于所述第二阱区第一区域上，所述第一掩膜栅结构位于靠近第一区域的部分第二区域上；在所述栅极结构露出的第一阱区内和所述第一掩膜栅结构露出的第二阱区第二区域内...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31