无传输门的电路单元以及包括该单元的集成电路布局制造技术

本发明专利技术的实施例提供了触发器电路的半导体标准单元和包括该单元的集成电路。触发器电路的半导体标准单元包括：沿着第一方向彼此基本平行地延伸的半导体鳍、设置在第一层级上并且沿着第一方向彼此基本平行地延伸的导电布线以及基本平行于基本垂直于第一方向的第二方向延伸并且形成在与第一层级不同的第二层级上的栅电极层。触发器电路包括由半导体鳍和栅电极层制成的晶体管，触发器接收数据输入信号，存储数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，时钟信号是由半导体标准单元接收的唯一时钟信号，并且数据输入信号、时钟信号和数据输出信号通过至少导电布线在晶体管之中传输。

【技术实现步骤摘要】
无传输门的电路单元以及包括该单元的集成电路布局
本专利技术的实施例总体涉及半导体领域，更具体地，涉及半导体标准单元以及包括该单元的集成电路布局。
技术介绍
现今，集成电路可以包括具有不同功能的许多标准单元。例如，标准单元可以是诸如AND门、OR门、XOR门、NOT门、NAND门、NOR门和XNOR门的逻辑门和诸如多路复用器、触发器、加法器和计数器的组合逻辑电路。标准单元可以用于实现复杂的集成电路功能。当设计具有特定功能的集成电路时，选择标准单元。下一步，设计者或EDA(电子设计自动化)或ECAD(电子计算机辅助设计)工具绘制包括选定的标准单元和/或非标准单元的集成电路的设计布局。将设计布局转换成光掩模。之后，当将各个层的通过利用光掩模的光刻工艺限定的图案转印至衬底时，可以制造半导体集成电路。为了便于集成电路设计，建立了包括常用的标准单元及其对应布局的库。因此，当设计集成电路时，设计者可以从库中选择所需的标准单元，并且将选定的标准单元放置在自动布局和布线块中，从而可以创建集成电路的布局。
技术实现思路
根据本专利技术的一个方面，提供了一种触发器电路的半导体标准单元，所述半导体标准单元包括：多个半导体鳍，沿着第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；以及多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。根据本专利技术的另一个方面，提供了一种触发器电路的半导体标准单元，所述半导体标准单元包括：多个半导体鳍，沿着所述第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸，以及多个栅极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括多个晶体管，所述多个晶体管至少实现接收输入数据信号和时钟信号的与或非(AOI)逻辑或或与非(OAI)逻辑、存储所述输入数据信号的存储块和输出指示存储的数据的数据输出信号的输出块，所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，以及所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。根据本专利技术的又一个方面，提供了一种集成电路，包括在第一方向上彼此紧邻的触发器电路的第一半导体标准单元和第二半导体标准单元，其中，所述第一半导体标准单元包括：多个半导体鳍，沿着所述第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；和多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，所述时钟信号是由所述第一半导体标准单元接收的唯一时钟信号，以及所述数据输入信号、所述时钟信号以及所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输，以及所述第一半导体标准单元和所述第二半导体标准单元包括设置在所述第一半导体标准单元与所述第二半导体标准单元的边界上的一个或多个伪栅电极，以及所述一个或多个伪栅电极的至少一个连续地延伸以与所述多个半导体鳍交叉。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的一些实施例的图2和图3中示出了其标准单元布局的触发器电路的电路图。图2和图3示出了根据本专利技术的一些实施例的图1所示的触发器电路的标准单元布局。图4示出了图2或图3所示的标准单元布局的部分。图5示出了图2或图3所示的标准单元布局的部分。图6示出了图5所示布局的部分A。图7示出了包括基于图6所示配置的修改的实例的集成电路的部分。图8是根据本专利技术实施例的可以用于实现标准单元布局的各个晶体管的示例性鳍式场效应晶体管(FinFET)的立体图。图9示出了与本专利技术的实施例有关的半导体器件的垂直层布置的截面图。图10示出了触发器电路的电路块。图11示出了对应于图10所示的电路块的详细电路图。图12和图13示出了根据本专利技术的一些实施例的图11所示的触发器电路的标准单元布局。图14示出了图12或图13所示的标准单元布局的部分。图15示出了图12或图13所示的标准单元布局的部分。图16示出了接收唯一时钟信号的触发器电路的电路图的实例。图17示出了接收唯一时钟信号的触发器电路的电路图的实例。图18示出了根据现有技术的触发器电路的电路图。图19示出了根据本专利技术的一些实施例的包括无传输门(T门)的触发器的集成电路的布局。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“且，为便于、“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本专利技术中，在一个方向上延伸的层、图案或结构意味着层、图案或结构在延伸的方向上的尺寸大于层、图案或结构在基本垂直于延伸的方向的另一方向上的另一尺寸。应该理解，在本专利技术中，基本垂直于另一图案/层/结构/表面/方向的一个图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此垂直，或两个图案/层/结构/表面/方向旨在被配置为彼此垂直，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全彼此垂直。这种描述应该是本领域中普通技术人员可以意识到的。应该理解，在本专利技术中，与另一图案/层/结构/表面/方向基本平行的一个图案/层/结构/表面/方向意味着两个图案/层/结构/表面/方向彼此平行，或两个图案/层/结构/表面/方向旨在被配置为彼此平行，但由于设计、制造、由不完善的制造和测量条件引起的测量误差/裕度，可能不完全彼此平行。这种描述应该是本领域中普通技术本文档来自技高网...

【技术保护点】
1.一种触发器电路的半导体标准单元，所述半导体标准单元包括：多个半导体鳍，沿着第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；以及多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。

【技术特征摘要】
2016.12.28 US 62/439,742;2017.12.14 US 15/841,9501.一种触发器电路的半导体标准单元，所述半导体标准单元包括：多个半导体鳍，沿着第一方向基本彼此平行地延伸；多个导电布线，设置在第一层级上并且沿着所述第一方向基本彼此平行地延伸；以及多个栅电极层，基本平行于垂直于所述第一方向的第二方向延伸并且形成在与所述第一层级不同的第二层级上，其中，所述触发器电路包括由所述多个半导体鳍和所述多个栅电极层制成的多个晶体管，所述触发器电路接收数据输入信号，存储所述数据输入信号，并且响应于时钟信号输出指示存储的数据的数据输出信号，所述时钟信号是由所述半导体标准单元接收的唯一时钟信号，所述数据输入信号、所述时钟信号和所述数据输出信号至少通过所述多个导电布线在所述多个晶体管之中传输。2.根据权利要求1所述的半导体标准单元，其中，所述多个导电布线包括传输所述时钟信号的第一导电布线。3.根据权利要求2所述的半导体标准单元，其中，所述第一导电布线是所述第一层级上传输所述时钟信号的唯一导电布线。4.根据权利要求2所述的半导体标准单元，其中：所述第一导电布线包括传输所述时钟信号的第一段和传输与所述时钟信号不同的信号的第二段，以及所述第一段和所述第二段彼此间隔开并且沿着所述第一方向彼此对准。5.根据权利要求2所述的半导体标准单元，其中，所述多个栅电极层包括电连接至所述第一导电布线并且横跨所述多个半导体鳍的一个或多个延伸的第一栅电极层。6.根据权利要求5所述的半导体标准单元，其中：所述第一栅电极层连续地延伸以与所述多个半导体鳍的两个或多个交叉，以及一个或多个N型晶体管和一个或多个P型晶体管由所述多个半导体鳍的两个或多个制成。7.根据权利要求5所述的半导体标准单元，其中，所述第一栅电极层连续地延伸以与所述多个半导体鳍的每个...

【专利技术属性】
技术研发人员：郭大鹏，刘祈麟，谢尚志，高章瑞，田丽钧，鲁立忠，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71