包括邻近晶体管的集成结构制造技术

本公开涉及包括邻近晶体管的集成结构。该集成结构包括具有覆在第一栅极电介质之上的第一可控栅极区域的第一MOS晶体管以及邻近第一MOS晶体管并且具有覆在第一栅极电介质之上的第二可控栅极区域的第二MOS晶体管。公共传导区域覆在第一栅极区域和第二栅极区域之上并且通过第二栅极电介质与其分离。公共传导区域包括定位在第一栅极区域和第二栅极区域的部分之上的连续元件以及从连续元件朝向衬底向下延伸直到第一栅极电介质的分支。分支被定位在第一栅极区域和第二栅极区域之间。

【技术实现步骤摘要】
包括邻近晶体管的集成结构本申请是申请日为2015年03月20日、申请号为201510126062.1、专利技术名称为“包括邻近晶体管的集成结构”的中国专利技术专利申请的分案申请。
本专利技术的实施例涉及使用MOS晶体管的电路，MOS晶体管是邻近的或者被放置为彼此靠近，例如面对或者基本上面对，并且具有优选地对准的栅极区域。
技术介绍
这样的电路可以例如是具有预设且恒定的节距的重复的电路，诸如在存储器设备(例如，在行和/或列解码器中)，并且特别是在给定存储器单元中结合SRAM(静态随机存取存储器)基本存储器单元与一个或者多个(例如，两个或者四个)非易失性基本存储器单元，特别是双栅极EEPROM(电可擦除和可编程只读存储器)基本存储器单元的存储器设备中使用的电路。此外，例如，放置为靠近彼此的MOS晶体管也可以在SRAM基本存储器单元的反相器中找到。两个邻近MOS晶体管之间的距离通常由指明两个栅极区域之间或者甚至两个晶体管的沟道之间的最小距离的光刻约束条件来进行约束。当以双栅极水平技术制作晶体管时，也会遇到这些缺点，该双栅极水平技术诸如是在给定存储器单元中结合SRAM基本单元与一个或者多个非易失性基本存储器单元(例如，双栅极EEPROM存储器单元)的存储器设备中找到的技术。SRAM基本存储器单元是易失性存储器单元，即，如果它们的电源被切断，则它们存储的数据丢失，但是它们可以非常快地被访问并且具有无限的循环续航能力。非易失性基本存储器单元，例如EEPROM存储器单元，允许数据在电源切断的情况下被保存但是不能被无限地循环。结合SRAM基本单元与一个或者多个(例如，两个或者四个)非易失性单元的存储器单元使得有可能结合两种手段的优点，即SRAM存储器的速度和无限续航能力与非易失性存储器(例如，闪存或EEPROM存储器)的非易失性。在正常操作条件下，在这样的存储器单元中向SRAM基本单元写入数据/从SRAM基本单元读取数据。另一方面，特别是当电源被切断时，SRAM基本单元的内容被传送到与其相关联的非易失性基本存储器单元。然后，特别是当电源重新开启时，包含在非易失性存储器单元中的数据被重新加载到对应的SRAM基本存储器单元中。结合SRAM存储器和非易失性存储器的这样的存储器单元的架构的示例被描述在文档US4,132,905、US4,467,451、US4,980,859、US7,164,608和US8,018,768中以及在编号1355439(对应于US2014/0369120)、1355440(对应于US2014/0369119)和1356720(对应于US2015/0016188)之下提交的法国专利申请中。当非易失性存储器单元的一个或者多个晶体管是一个或者多个浮置栅极晶体管(因而每个示例均包括两个多晶硅水平)时，SRAM单元的所有的晶体管以这两个多晶硅水平被有利地生产。然后，至于SRAM单元的晶体管，之后经由电接触或者通过去除定位在两个多晶硅层之间的栅极电介质而将它们物理接触从而在两个多晶硅层之间形成短路电路。在常规刻蚀操作中，晶体管的有效栅极的端部(即形成在第一多晶硅层中的栅极)被倒圆(round)，由此需要这些栅极区域的尺寸被增加以便防止这些圆形的部分接近沟道区域，这可能会导致漏电。此外，栅极区域的几何结构的限定随将被刻蚀的多晶硅堆叠的厚度增加而变得恶化。这些缺陷有时由光学接近校正(OPC)技术进行校正但是最终它们通常不允许获得其栅极区域具有令人满意地正方形边缘的结构。
技术实现思路
根据本专利技术的一个实施例，提出生产在两个晶体管之间的空间中具有显著减少同时防止刻蚀栅极区域的某些端部处几何结构倒圆的问题的邻近晶体管。根据另一个实施例，提出了使用在存储器设备中，特别是在结合SRAM基本存储器单元和非易失性双栅极EEPROM基本存储器单元的类型的存储器设备中包括邻近晶体管的这样的紧凑结构。根据一个方面，提供一种包括一对邻近(例如，面对或者基本上面对)MOS晶体管的集成结构。每个晶体管包括通过第一栅极电介质(例如，二氧化硅)与下面的衬底分离的可控栅极区域。附加区域包括栅极材料，例如，多晶硅。该区域通过第二栅极电介质(例如，氮化硅/二氧化硅/氮化硅堆叠)与两个栅极区域分离。该附加区域具有定位在两个栅极区域的部分的顶部上的连续元件，以及与该元件下面部的区合并并且在它们之间且在距两个栅极区域一定距离处延伸直到第一栅极电介质的分支。因此，获得了其中相对于常规现有技术结构在具有可控(即，非浮置)栅极的两个晶体管之间的空间减少的紧凑结构。即使不是必要的，为了实施方式的简单起见，优选地使两个晶体管的两个栅极区域对准。到两个栅极区域的两个面对的轮廓的衬底上的正交突出有利地不具有圆形部分，即，它们具有正方形边缘。为了能够控制两个晶体管的栅极区域，根据一个实施例，提供突出到附加区域的连续元件之外的每个栅极区域，由此例如允许提供定位在附加区域的每侧上并且分别与两个栅极区域进行接触的两个导电接触焊盘。此外，即使不是必要的，提供与附加区域进行接触的附加接触焊盘也是有利的。这是因为这可选地允许该附加区域被留在浮置状态中或者实际上被连接到电势，由此特别地允许两个平行电容器廉价地形成，该电容器被分别连接到两个MOS晶体管的栅极，每个电容器的电极之一由对应的栅极区域形成。此外，如将在下文更加详细地看到的，这样的实施例在与非易失性基本存储器单元相关联的SRAM基本存储器单元中具体地具有有利的应用。根据另一方面，提供一种包括存储器平面和处理器的存储器设备，其中存储器平面包含包括耦合在一起的SRAM基本存储器单元和至少一个非易失性基本存储器单元的存储器单元的行和列，而处理器被配置为管理存储器平面。根据该另一方面的一个一般特征，每个非易失性基本存储器单元均包括至少一个浮置栅极晶体管，并且每个SRAM基本存储器单元和/或处理器均包括诸如上文所限定的至少一个集成结构。因此，获得了具有比常规现有技术设备更小的占位面积的存储器设备。SRAM基本存储器单元通常具有两个交叉耦合的反相器。此外，根据一个实施例，该基本存储器单元具有诸如上文所限定的至少一个集成结构，其两个MOS晶体管分别形成两个反相器的两个pMOS晶体管。在SRAM基本单元中有偶然位反转的风险，即存储在由该存储器的两个反相器形成的触发器中的SRAM存储器中的数据的逻辑值被反转的风险。换言之，如果在给定时刻，低逻辑电平出现在反相器之一的输出处并且高逻辑电平出现在另一个反相器的输出处，位反转导致高逻辑电平由低逻辑电平替代并且反之亦然，由此导致存储的数据被反转。这些位反转错误，也被本领域技术人员称为“软错误”，可以通过由诸如阿尔法粒子或者甚至宇宙射线之类的粒子或者甚至由正在受激光束击打的存储器设备造成的干扰引起。目前用于抑制这些位反转错误的一种解决方案在于使用错误校正码并且物理上分离属于给定错误校正组的位。根据一个实施例，提供一种用于限制SRAM单元的位的偶然反转的风险的完全不同并且更简单的解决方案，该实施例提供将成为具有与附加区域进行接触的附加接触焊盘的结构的至少一个集成结构，该附加接触焊盘旨在被连接到电源电压或者地。具体地，这样的结构具有紧凑的占位面积，因为电容器的第一电极由晶体管的栅极区域形成，由此简单地允许滤波本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括：在衬底之上形成第一栅极电介质；在所述第一栅极电介质之上形成栅极材料的第一层；通过蚀刻所述第一层以便在所述第一层中形成在两个端部之间在第一方向上延伸的槽，从而形成第一栅极区域和第二栅极区域；在蚀刻的所述第一层之上以及在所述槽的侧壁之上形成第二栅极电介质；在所述第二栅极电介质之上形成所述栅极材料的第二层；通过图案化所述栅极材料的所述第二层、所述第二栅极电介质、所述栅极材料的所述第一层和所述第一栅极电介质，形成沿第二方向延伸的连续元件，所述第二方向基本正交于所述第一方向；以及形成用于接触所述第一栅极区域、所述第二栅极区域和所述连续元件的导电接触焊盘。

【技术特征摘要】
2014.03.21 FR 14523631.一种制造半导体器件的方法，所述方法包括：在衬底之上形成第一栅极电介质；在所述第一栅极电介质之上形成栅极材料的第一层；通过蚀刻所述第一层以便在所述第一层中形成在两个端部之间在第一方向上延伸的槽，从而形成第一栅极区域和第二栅极区域；在蚀刻的所述第一层之上以及在所述槽的侧壁之上形成第二栅极电介质；在所述第二栅极电介质之上形成所述栅极材料的第二层；通过图案化所述栅极材料的所述第二层、所述第二栅极电介质、所述栅极材料的所述第一层和所述第一栅极电介质，形成沿第二方向延伸的连续元件，所述第二方向基本正交于所述第一方向；以及形成用于接触所述第一栅极区域、所述第二栅极区域和所述连续元件的导电接触焊盘。2.根据权利要求1所述的方法，其中所述第一栅极区域形成第一MOS晶体管的可控栅极，并且所述第二栅极区域形成第二MOS晶体管的可控栅极，所述可控栅极覆盖所述第一栅极电介质。3.根据权利要求1所述的方法，其中形成所述栅极材料的第二层包括形成从所述连续元件朝向所述衬底向下延伸直到所述第一栅极电介质的分支，其中所述分支被定位在所述第一栅极区域和所述第二栅极区域之间并且与所述第一栅极区域和所述第二栅极区域间隔开。4.根据权利要求1所述的方法，还包括：蚀刻所述连续元件的端部部分和所述第二栅极电介质的下部部分，以便露出所述第一栅极区域和所述第二栅极区域中的每个区域的部分，其中所述导电接触焊盘形成在所述第一栅极区域和所述第二栅极区域的露出的部分上。5.根据权利要求1所述的方法，其中形成所述导电接触焊盘包括形成接触所述第一栅极区域的外表面的一部分的第一过孔、接触所述第二栅极区域的外表面的一部分的第二过孔以及接触所述连续元件的外表面的一部分的第三过孔。6.根据权利要求5所述的方法，其中所述第三过孔与所述第一过孔和所述第二过孔基本等距间隔开。7.根据权利要求1所述的方法，还包括：形成第一源极区域和第一漏极区域，所述第一源极区域和所述第一漏极区域形成在所述第一栅极区域的相对侧上；以及形成第二源极区域和第二漏极区域，所述第二源极区域和所述第二漏极区域形成在所述第二栅极区域的相对侧上。8.根据权利要求7所述的方法，还包括：形成到所述第一源极区域的第一源极接触以及到所述第一漏极区域的第一漏极接触；以及形成到所述第二源极区域的第二源极接触以及到所述第二漏极区域的第二漏极接触。9.一种制造半导体器件的方法，所述方法包括：在衬底之上形成第一栅极电介质；在所述第一栅极电介质之上形成第一可控栅极区域和第二可控栅极区域，所述第一可控栅极区域和所述第一栅极电介质形成SRAM基本单元的第一MOS晶体管的一部分，所述第二可控栅极区域和所述第一栅极电介质形成所述SRAM基本单元的第二MOS晶体管的一部分；在所述第一可控栅极区域和所述第二可控栅极区域之上形成第二栅极电介质；形成覆盖所述第一栅极区域和所述第二栅极区域并通过所述第二栅极电介质与其间隔开的公共导电区域，所述公共导电区域是所述SRAM基本单元的部分，所述公共导电区域包括位于所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件以及从所述连续元件朝向所述衬底向下延伸直到所述第一栅极电介质的分支，所述分支被定位在所述第一可控栅极区域与所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域两者间隔开，其中所述第一可控栅极区域横向延伸超出所述公共导电区域的所述连续元件，其中所述第二可控栅极区域横向延伸超出所述公共导电区域的所述连续元件；在所述第一可控栅极区域中形成第一接触焊盘，用于耦合至布置在所述第一可控栅极区域之上的第一金属轨部分；以及在所述第二可控栅极区域中形成第二接触焊盘，用于耦合至布置在所述第二可控栅极区域之上的第二金属轨部分。10.根据权利要求9所述的方法，其中所述第一可控栅极区域和所述第二可控栅极区域对准。11.根据权利要求9所述的方法，其中所述第一可控栅极区域和所述第二可控栅极区域的两个面对的轮廓的衬底上的正交突出不具有倒圆部分。12.根据权利要求9所述的方法，其中形成所述第二栅极电介质包括形成夹置在两个二氧化硅层之间的氮化硅层。13.根据权利要求9所述的方法，还包括：形成电接触所述第一接触焊盘的第一导电接触；以及形成电接触所述第二接触焊盘的第二导电接触，所述公共导电区域被定位在所述第一导电接触和所述第二导电接触之间。14.根据权利要求9所述的方法，还包括：形成与所述公共导电区域电接触的附加导电接触。15.一种制造半导体器件的方法，所述方法包括：形成以行和列布置的多个存储器单元，其中形成每个存储器单元包括形成耦合在一起的SRAM基本存储器单元和浮置栅极晶体管单元；以及其中形成所述SRAM基本存储器单元包括：在衬底中形成第一源极/漏极区域和第二源极/漏极区域以及在所述衬底之上形成第一栅极电介质，形成覆盖所述第一栅极电介质和所述第一源极/漏极区域的第一可控栅极区域，其中所述第一可控栅极区域、所述第一栅极电介质和所述第一源极/漏极区域是第一MOS晶体管的部分，形成覆盖所述第一栅极电介质和第二源极/漏极区域的第二可控栅极区域，其中所述第二可控栅极区域、所述第一栅极电介质和所述第二源极/漏极区域是第二MOS晶体管的部分，其中所述第一可控栅极区域耦合至所述第二源极/漏极区域，并且所述第二可控栅极区域耦合至所述第一源极/漏极区域，在所述第一可控栅极区域和所述第二可控栅极区域之上形成第二栅极电介质，形成覆盖所述第一可控栅极区域和所述第二可控栅极区域并且通过所述第二栅极电介质电容性耦合至所述第一可控栅极区域和所述第二可控栅极区域的公共导电区域，所述公共导电区域包括被定位在所述第一可控栅极区域和所述第二可控栅极区域的部分之上的连续元件和从所述连续元件向下延伸直到所述第一栅极电介质的分支；以及形成电接触所述第一可控栅极区域的第一导电接触焊盘以及电接触所述第二可控栅极区域的第二导电接触焊盘。16.根据权利要求15所述的方法，其中所述分支被定位在所述第一可控栅极区域和所述第二可控栅极区域之间并且与所述第一可控栅极区域和所述第二可控栅极区域间隔开。17.根据权利要求15所述的方法，其中形成所述SRAM基本存储器单元包括形成包含两个pMOS晶体管的两个交叉耦合反相器，其中所述第一MOS晶体管和所述第二MOS晶体管是所述交叉耦合反相器的两个pMOS晶体管。18.根据权利要求15所述的方法，其中形成所述公共导电区域包括露出所述第一可控栅极区域和所述第二可控栅极区域的横向超出所述公共导电区域的所述连续元件的部分。19.根据权利要求15所述的方法，还包括形成电接触所述公共导电区域的第三导电接触焊盘，其中所述公共导电区域被定位在所述第一导电接触焊盘和所述第二导电接触焊盘之间。20.根据权利要求15所述的方法，其中形成所述第二栅极电介质包括形成夹置在两个二氧化硅层之间的氮化硅层。21.根据权利要求15所述的方法，其中形成所述SRAM基本存储器单元包括形成包含两个nMOS晶体管的两个交叉耦合反相器，其中所述第一MOS晶体管和所述第二MOS晶体管是所述交叉耦合反相器的两个nMOS晶体管。22.根据权利要求15所述的方法，其中形成所述第一导电接触焊盘和所述第二导电接触焊盘包括形成接触所...

【专利技术属性】
技术研发人员：M·巴蒂斯塔，F·塔耶特，
申请(专利权)人：意法半导体鲁塞公司，
类型：发明
国别省市：法国,FR