半导体器件制造技术

可以提供一种半导体器件。半导体器件可以包括错误擦洗控制电路和/或激活时段信号发生电路。错误擦洗控制电路可以被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号和错误擦洗存储体信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生。激活时段信号发生电路可以被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求2017年1月6日提交的韩国专利申请10-2017-0002330的优先权，其全部内容通过引用合并于此。
本公开的实施例总体而言涉及半导体器件，更具体而言涉及执行错误擦洗(scrub)操作。
技术介绍
近来，在每个时钟周期时间期间接收和输出四比特位数据或八比特位数据的DDR2方案或DDR3方案已用来改善半导体器件的操作速度。当在半导体器件中传输数据时，如果半导体器件的数据传输速度增加，则发生错误的几率也会增加。相应地，已提出了新的设计方案来改善数据传输的可靠性。每当在半导体器件中传输数据时，能够检测错误发生的错误码可以产生并且与数据一起传输以改善数据传输的可靠性。错误码可以包括能检测错误的错误检测码(EDC)和能自身纠正错误的纠错码(ECC)。
技术实现思路
根据一个实施例，可以提供一种半导体器件。半导体器件可以包括错误擦洗控制电路和/或激活时段信号发生电路。错误擦洗控制电路可以被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号和错误擦洗存储体信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生。激活时段信号发生电路可以被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。附图说明图1是说明根据本公开的一个实施例的半导体器件的配置的框图。图2是说明图1的半导体器件中所包括的错误擦洗控制电路的示例的框图。图3是说明图1的半导体器件中所包括的激活时段信号发生电路的示例的框图。图4是说明图1的半导体器件中所包括的错误擦洗操作电路的示例的框图。图5是说明根据本公开的一个实施例的半导体器件中所包括的存储体的示例的示意性布局图。图6和图7是说明根据本公开的一个实施例的半导体器件的错误擦洗操作的时序图。图8是说明采用图1和图7中所示的半导体器件的电子系统的配置的框图。图9是说明采用图1和图7中所示的半导体器件的电子系统的配置的框图。具体实施方式下文将参照附图描述本公开的各个实施例。然而，本文描述的实施例仅仅是出于说明的目的，而并非意图限制本公开的范围。参见图1，根据一个实施例的半导体器件可以包括命令解码器1、刷新控制电路2、错误擦洗控制电路3、激活时段信号发生电路4、错误擦洗解码器5以及错误擦洗操作电路6。命令解码器1可以响应于外部控制信号CA<1:L>产生刷新信号REF。外部控制信号CA<1:L>可以包括命令和地址中的至少一种。命令解码器1可以将外部控制信号CA<1:L>中包括的命令解码以产生刷新信号REF。刷新信号REF可以被使能用于包括错误擦洗操作的刷新操作。刷新信号REF可以包括意味着刷新信号REF的使能状态的脉冲。外部控制信号CA<1:L>中包括的比特位的数量“L”可以根据实施例而设置成不同。刷新控制电路2可以响应于刷新信号REF来产生第一存储体激活信号至第四存储体激活信号BACT<1:4>和行地址信号RA<1:M>。如果刷新信号REF被使能，则刷新控制电路2可以产生行地址信号RA<1:M>和第一存储体激活信号至第四存储体激活信号BACT<1:4>。如果刷新信号REF被使能，则第一存储体激活信号至第四存储体激活信号BACT<1:4>中的一个可以被选择性地使能用于错误擦洗操作。第一存储体激活信号至第四存储体激活信号BACT<1:4>中的每个可以包括意味着其使能状态的脉冲。例如，当第一存储体激活信号BACT<1>被使能用于错误擦洗操作时，刷新控制电路2可以根据行地址信号RA<1:M>中包括的比特位的逻辑电平组合来顺序地激活包括在执行激活操作的存储体(未示出)中的多个字线(未示出)。行地址信号RA<1:M>中包括的用于激活字线的比特位的逻辑电平组合可以根据实施例设置成不同。尽管结合半导体器件包括四个存储体的示例描述了本实施例，但是本公开不限于此。例如，在一些实施例中，半导体器件中包括的存储体的数量可以小于或大于三。行地址信号RA<1:M>中包括的比特位的数量“M”可以根据实施例设置成不同。错误擦洗控制电路3可以响应于第一存储体激活信号BACT<1>和行地址信号RA<1:M>来产生错误擦洗预充电信号ES_PRE、第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>、错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及列地址信号COL<1:N>。错误擦洗控制电路3可以响应于第一存储体激活信号BACT<1>来产生错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE。错误擦洗控制电路3可以将第一存储体激活信号BACT<1>延迟以产生被顺序使能的错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE。错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE中的每个可以包括意味着其使能状态的脉冲。在一些实施例中，错误擦洗控制电路3可以被实现为响应于第二存储体激活信号至第四存储体激活信号BACT<2:4>中的至少一个来产生错误擦洗读取信号ES_RD、错误擦洗写入信号ES_WT以及错误擦洗预充电信号ES_PRE。错误擦洗控制电路3可以响应于行地址信号RA<1:M>来产生第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>以及列地址信号COL<1:N>。如果包括在执行激活操作的存储体(未示出)中的所有字线被顺序地激活，则错误擦洗控制电路3可以感测行地址信号RA<1:M>以输出被计数的第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>。例如，当第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>具有“L，L”(即，低，低)的逻辑电平组合时，如果在执行错误擦洗操作的存储体的所有行地址被顺序地使能之后行地址信号RA<1:M>中包括的比特位具有预定的逻辑电平组合，则第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>可以计数以具有“L，H”(即，低，高)的逻辑电平组合。错误擦洗控制电路3可以感测第一错误擦洗存储体信号和第二错误擦洗存储体信号ES_BANK<1:2>以对列地址本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：错误擦洗控制电路，被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号、错误擦洗存储体信号、错误擦洗读取信号、错误擦洗写入信号和列地址信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生；以及激活时段信号发生电路，被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。

【技术特征摘要】
2017.01.06 KR 10-2017-00023301.一种半导体器件，包括：错误擦洗控制电路，被配置成基于存储体激活信号和行地址信号来产生用于执行存储体中所包括的存储单元的错误擦洗操作的错误擦洗预充电信号、错误擦洗存储体信号、错误擦洗读取信号、错误擦洗写入信号和列地址信号，所述存储体激活信号和所述行地址信号基于刷新信号来产生；以及激活时段信号发生电路，被配置成基于错误擦洗存储体信号来从存储体激活信号和错误擦洗预充电信号产生激活时段信号。2.根据权利要求1所述的半导体器件，其中，刷新信号被使能用于包括错误擦洗操作的刷新操作。3.根据权利要求1所述的半导体器件，其中，如果刷新信号被使能，则当存储体激活信号中所包括的比特位中的一个比特位被使能时，行地址信号中所包括的比特位的逻辑电平组合被顺序地产生。4.根据权利要求1所述的半导体器件，其中，错误擦洗控制电路将存储体激活信号延迟以产生被顺序地使能的错误擦洗读取信号、错误擦洗写入信号以及错误擦洗预充电信号。5.根据权利要求1所述的半导体器件，其中，如果行地址信号具有预定的逻辑电平组合，则错误擦洗控制电路输出被计数的错误擦洗存储体信号。6.根据权利要求1所述的半导体器件，其中，如果行地址信号具有第一预定的逻辑电平组合且错误擦洗存储体信号具有第二预定的逻辑电平组合，则错误擦洗控制电路输出被计数的列地址信号。7.根据权利要求1所述的半导体器件，其中，错误擦洗控制电路包括：错误擦洗命令发生电路，被配置成响应于存储体激活信号来产生错误擦洗读取信号、错误擦洗写入信号以及错误擦洗预充电信号；以及错误擦洗地址发生电路，被配置成响应于行地址信号输出被计数的错误擦洗存储体信号，以及被配置成响应于行地址信号和被计数的错误擦洗存储体信号输出被计数的列地址信号。8.根据权利要求7所述的半导体器件，其中，错误擦洗命令发生电路包括：第一延迟电路，被配置成将存储体激活信号延迟以产生错误擦洗读取信号；第二延迟电路，被配置成将错误擦洗读取信号延迟以产生错误擦洗写入信号；以及第三延迟电路，被配置成将错误擦洗写入信号延迟以产生错误擦洗预充电信号。9.根据权利要求7所述的半导体器件，其中，错误擦洗地址发生电路包括：第一检测电路，被配置成感测行地址信号以产生第一检测信号；第一计数器，被配置成响应于第一检测信号产生被计数的错误擦洗存储体信号；第二检测电路，被配置成感测错误擦洗存储体信号以产生第二检测信号；以及第二计数器，被配置成响应于第一检测信号和第二检测信号产生被计数的列地址信号。10.根据权利要求1所述的半导体器件，其中，存储体激活信号包括第一存储体激活信号和第二存储体激活信号；其中，激活时段信号包括第一激活时段信号和第二激活时段信号；以及其中，激活时段信号发生电路包括：第一激活时段信号发生电路，被配置成响应于错误擦洗存储体信号、第一存储体激活信号以及错误擦洗预充电信号来产生第一激活时段信号；以及第二激活时段信号发生电路，被配置成响应于错误擦洗存储体信号、第一存储体激活信号、第二存储体激活信号以及错误擦洗预充电信号来产生第二激活时段信号。11.根据权利要求10所述的半导体器件，其中，如果错误擦洗存储体信号具有第一逻辑电平组合，则第一激活时段信号发生电路产生第一激活时段信号，所述第一激活时段信号响应于第一存储体激活信号而使能且响应于错误擦洗预充电信号而禁止。12.根据权利要求10所述的半导体器件，其中，第一激活时段信号发生电路包括：第一选择器，被配置成响应于错误擦洗存储体信号来输出第一存储体激活信号作为存储体激活选择信号；时段信号发生器，被配置成响应于存...

【专利技术属性】
技术研发人员：金昌铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR