专用集成电路芯片的布局结构及方法技术

本发明专利技术实施例提出一种专用集成电路芯片的布局结构及方法，其在专用集成电路芯片的第一边缘和相对的第二边缘分别形成第一输入输出区域和第二输入输出区域，所述第一输入输出区域和第二输入输出区域分别包括多个并行排列的输入输出单元，其中锁相回路设置于第一输入输出区域或第二输入输出区域。本发明专利技术实施例相对于现有技术而言，节省了芯片两侧的输入输出区域的面积，而且锁相回路不占用计算内核的区域面积，从而避免浪费芯片计算内核的面积。

The layout and method of the ASIC chip

An implementation example of the invention provides a layout structure and method for a special integrated circuit chip. The first input and output region and the second input and output region are formed respectively on the first edge of the dedicated integrated circuit chip and the relative second edges, and the first input and output region and the second input and output region include a plurality of parallelism, respectively. The input and output units are arranged in which the phase-locked loop is arranged in the first input output region or the second input and output region. The embodiment of the invention saves the area of the input and output area on both sides of the chip compared with the existing technology, and the phase locked loop does not occupy the area of the calculation of the area of the kernel, thus avoiding the area of the chip computing kernel.

【技术实现步骤摘要】
专用集成电路芯片的布局结构及方法
本专利技术涉及集成电路领域，特别是涉及一种专用集成电路芯片的布局结构及方法。
技术介绍
区块链技术是利用块链式的结构验证和存储数据，其中验证和存储的数据单元采用数字签名方式，实现数据单元的接收者用以确认数据单元的来源和数据单元的完整性，并保护数据，防止数据单元被篡改或伪造。区块链技术可以用于云计算、物联网、电子商务、身份验证、文件存储、金融交易、数字货币等众多领域，其中数字货币领域通常采用SHA-256安全散列算法(SecureHashAlgorithm,SHA)进行数字签名。区块链专用集成电路芯片(又称ASIC芯片)是区块链体系中最基础、最核心的计算设备。用于数字货币领域实现SHA-256算法超高速重复计算的区块链专用集成电路芯片属于针对SHA-256算法的全定制芯片，其通常包括计算内核和通信接口模块。如图1所示，现有技术在设计这种专用集成电路芯片时，通常将接口模块的输入输出(I/O)单元分布在芯片的四周，简单的输入输出单元包含数个静电保护(ESD)管和数个与或非逻辑单元，复杂的输入输出单元则可能包含数百甚至上万门规模的电路。分布于芯片四周的输入输出单元构成了环形的输入输出区域，在输入输出区域内，环形供电电源线为各个输入输出单元供电，电源线通过不同层的金属层形成完整的环形供电电路，一个完整的环形供电环路同时可以提供强ESD保护。然而，这种将输入输出单元布置在芯片四周的布局结构需要占用芯片四周的边缘区域，缩小了计算内核的区域面积；此外，为了保证完整的环形供电电路，芯片的锁相回路(PLL)通常设置于计算内核中，进一步浪费了芯片计算内核的区域面积。提高芯片计算内核的区域面积也是专用集成电路芯片设计时，重点考虑的问题。
技术实现思路
为了解决上述问题，根据本专利技术的一个方面，提出一种专用集成电路芯片的布局结构，包括：布置在所述专用集成电路芯片的第一边缘的第一输入输出区域，所述第一输入输出区域包括输入输出单元；布置在所述专用集成电路芯片的与所述第一边缘相对的第二边缘的第二输入输出区域，所述第二输入输出区域包括输入输出单元；其中，所述第一输入输出区域或第二输入输出区域中包括锁相回路。在一些实施方式中，所述第一输入输出区域和第二输入输出区域分别包括多个并行排列的输入输出单元。在一些实施方式中，所述锁相回路设置于所述第一输入输出区域或第二输入输出区域中多个并行排列的输入输出单元的组合的一端。在一些实施方式中，所述布局结构还包括对所述第一输入输出区域和第二输入输出区域分别供电的独立的供电电路或中间位置。在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。在一些实施方式中，所述布局结构进一步包括计算内核区域；所述计算内核区域位于所述第一输入输出区域和第二输入输出区域之间的中间区域。在一些实施方式中，所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。在一些实施方式中，所述第一运算单元和第二运算单元分别包括M级流水线运算单元，所述M级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。在一些实施方式中，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。在一些实施方式中，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。在一些实施方式中，所述第一运算单元和第二运算单元用于执行SHA-256运算。在一些实施方式中，所述M级流水线运算单元包括64级流水线运算单元。在一些实施方式中，所述逻辑单元块接收所述输入输出单元发送的运算数据，执行数据运算，并向所述输入输出单元输出运算结果。根据本专利技术的另一个方面，提出一种专用集成电路芯片的布局方法，包括以下步骤：步骤S21，在所述专用集成电路芯片的第一边缘形成第一输入输出区域，所述第一输入输出区域设置输入输出单元；步骤S22，在所述专用集成电路芯片的与所述第一边缘相对的第二边缘形成第二输入输出区域，所述第二输入输出区域设置输入输出单元；步骤S23，在所述第一输入输出区域或第二输入输出区域中设置锁相回路。在一些实施方式中，所述第一输入输出区域和第二输入输出区域分别设置多个并行排列的输入输出单元。在一些实施方式中，所述步骤S23包括将锁相回路设置于所述第一输入输出区域或第二输入输出区域中多个并行排列的输入输出单元的组合的一端。在一些实施方式中，所述布局方法还包括：步骤S24，为所述第一输入输出区域和第二输入输出区域分别布置独立的供电电路或中间位置。在一些实施方式中，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。在一些实施方式中，所述方法包括进一步设置计算内核区域；所述计算内核区域位于所述第一输入输出区域和第二输入输出区域之间的中间区域。在一些实施方式中，所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。在一些实施方式中，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。在一些实施方式中，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。在一些实施方式中，所述第一运算单元和第二运算单元分别包括M级流水线运算单元，所述M级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。在一些实施方式中，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。在一些实施方式中，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。在一些实施方式中，所述第一运算单元和第二运算单元用于执行SHA-256运算。在一些实施方式中，所述M级流水线运算单元包括64级流水线运算单元。在一些实施方式中，所述逻辑单元块接收所述输入输出单元发送的运算数据，执行数据运算，并向所述输入输出单元输出运算结果。在一些实施方式中，还提供了一种计算机，包含上述的专用集成电路芯片的布局结构。在一些实施方式中，还提供了一种电子设备，包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少本文档来自技高网...

【技术保护点】
1.一种专用集成电路芯片的布局结构，其特征在于，包括：布置在所述专用集成电路芯片的第一边缘的第一输入输出区域，所述第一输入输出区域包括输入输出单元；布置在所述专用集成电路芯片的与所述第一边缘相对的第二边缘的第二输入输出区域，所述第二输入输出区域包括输入输出单元；其中，所述第一输入输出区域或第二输入输出区域中包括锁相回路。

【技术特征摘要】
1.一种专用集成电路芯片的布局结构，其特征在于，包括：布置在所述专用集成电路芯片的第一边缘的第一输入输出区域，所述第一输入输出区域包括输入输出单元；布置在所述专用集成电路芯片的与所述第一边缘相对的第二边缘的第二输入输出区域，所述第二输入输出区域包括输入输出单元；其中，所述第一输入输出区域或第二输入输出区域中包括锁相回路。2.根据权利要求1所述的专用集成电路芯片的布局结构，其特征在于，所述第一输入输出区域和第二输入输出区域分别包括多个并行排列的输入输出单元。3.根据权利要求2所述的专用集成电路芯片的布局结构，其特征在于，所述锁相回路设置于所述第一输入输出区域或第二输入输出区域中多个并行排列的输入输出单元的组合的一端。4.根据权利要求1或2所述的专用集成电路芯片的布局结构，其特征在于，所述布局结构还包括对所述第一输入输出区域和第二输入输出区域分别供电的独立的供电电路或中间位置。5.根据权利要求4所述的专用集成电路芯片的布局结构，其特征在于，所述供电电路或中间位置用于在芯片输入输出的电源供电端与所述第一输入输出区域和第二输入输出区域之间以星状连接方式供电。6.根据权利要求1或2所述的专用集成电路芯片的布局结构，其特征在于，所述布局结构进一步包括计算内核区域；所述计算内核区域位于所述第一输入输出区域和第二输入输出区域之间的中间区域。7.根据权利要求6所述的专用集成电路芯片的布局结构，其特征在于，所述计算内核区域包括多个逻辑单元块组成的阵列，所述多个逻辑单元块组成的阵列包括左右对称的两列，每列设置多行，每行布置一个逻辑单元块，其中逻辑单元块呈狭长形的结构。8.根据权利要求7所述的专用集成电路芯片的布局结构，其特征在于，所述逻辑单元块包括第一运算单元和第二运算单元，所述第一运算单元用于执行第一次运算，所述第二运算单元用于执行第二次运算。9.根据权利要求8所述的专用集成电路芯片的布局结构，其特征在于，所述第一运算单元连接至所述第二运算单元，其中所述第一运算单元执行第一次运算的结果用于所述第二运算单元执行第二次运算。10.根据权利要求9所述的专用集成电路芯片的布局结构，其特征在于，所述第一运算单元和第二运算单元分别包括M级流水线运算单元，所述M级流水线运算单元采用首尾相连的狭长形排列，且第二运算单元的第1级流水线运算单元与第一运算单元的第M级流水线运算单元首尾相连，M为大于1的整数。11.根据权利要求10所述的专用集成电路芯片的布局结构，其特征在于，所述M级流水线运算单元分别包括运算模块和存储模块，所述运算模块用于执行各级流水线运算，所述存储模块用于保存各级运算结果。12.根据权利要求11所述的专用集成电路芯片的布局结构，其特征在于，所述M级流水线运算单元中下级流水线运算单元的运算模块与上级流水线运算单元的存储模块相连接。13.根据权利要求12所述的专用集成电路芯片的布局结构，其特征在于，所述第一运算单元和第二运算单元用于执行SHA-256运算。14.根据权利要求13所述的专用集成电路芯片的布局结构，其特征在于，所述M级流水线运算单元包括64级流水线运算单元。15.根据权利要求14所述的专用集成电路芯片的布局结构，其特征在于，所述逻辑单元块接收所述输入输出单元发送的运算数据，执行数据运算，并向所述输入输出单元输出运算结果。16.一种计算机，其特征在于，包含权利要求1-15任一项所述的专用集成电路芯片的布局结构。17.一种专用集成电路芯片的布局方法，其特征在于，包括以下步骤：步骤S21，在所述专用集成电路芯片的第一边缘形成第一输入输出...

【专利技术属性】
技术研发人员：詹克团，杨存永，孙国臣，
申请(专利权)人：北京比特大陆科技有限公司，
类型：发明
国别省市：北京,11