具有沟道区的半导体器件制造技术

技术编号:18428410 阅读:13 留言:0更新日期:2018-07-12 02:29
本发明专利技术提供了具有沟道区的半导体器件。一种半导体器件包括:衬底;多个凸出部,所述多个凸出部在所述衬底上彼此平行地延伸;多条纳米线,所述多条纳米线设于所述多个凸出部上并且彼此分开;多个栅电极,所述多个栅电极设于所述衬底上并且围绕所述多条纳米线;多个源/漏区,所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部,所述多个源/漏区与所述多条纳米线接触;以及多个第一空隙,所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

【技术实现步骤摘要】
具有沟道区的半导体器件相关申请的交叉引用本申请要求2017年1月4日在韩国知识产权局提交的韩国专利申请No.10-2017-0001330的优先权,该韩国专利申请的全部公开内容以引用的方式合并于本申请中。
本公开的示例性实施例涉及具有多个沟道区的半导体器件。
技术介绍
作为用于提高半导体器件的密度的尺寸按比例缩小(scaling)技术之一,提出了多栅晶体管,其中在衬底上形成具有鳍或纳米线形状的多沟道有源图案(或硅本体),然后在所述多沟道有源图案的表面上形成栅极。由于在这种多栅晶体管中使用了三维沟道,因此其对于按比例缩小器件尺寸是有利的。此外,即使在多栅晶体管的栅极长度不增加的情况下,也可以提高电流控制能力。此外,可以有效抑制短沟道效应(SCE)。
技术实现思路
一个或更多个示例性实施例提供了具有改善的击穿特性的半导体器件。一个或更多个示例性实施例也提供了制造具有改善的击穿特性的半导体器件的方法。根据示例性实施例的一个方面,提供了一种半导体器件,其包括:衬底;多个凸出部,所述多个凸出部在所述衬底上彼此平行地延伸;多条纳米线,所述多条纳米线设于所述多个凸出部上并且彼此分开;多个栅电极,所述多个栅电极设于所述衬底上并且围绕所述多条纳米线;多个源/漏区,所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中的每一个栅电极的侧部,所述多个源/漏区与所述多条纳米线接触;以及多个第一空隙,所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。根据另一个示例性实施例的一个方面,提供了一种半导体器件,其包括:衬底;多个凸出部,所述多个凸出部在所述衬底上彼此平行地延伸;隔离绝缘层,其设于所述衬底上并且覆盖所述多个凸出部的侧面的一部分;多个鳍间隔物,所述多个鳍间隔物设于所述隔离绝缘层上并且与所述多个凸出部的侧面接触;设于所述多个凸出部上的多个第一沟道区,所述多个第一沟道区彼此分开并且在第一方向上延伸;多个第二沟道区,所述多个第二沟道区设于所述多个第一沟道区上方并且在所述第一方向上延伸;多个栅电极,所述多个栅电极在与所述第一方向相交的第二方向上延伸并且围绕所述多个第一沟道区和所述多个第二沟道区;多个内间隔物,所述多个内间隔物设于所述多个栅电极的侧部并且位于所述多个第一沟道区与所述多个凸出部之间;多个源/漏区,所述多个源/漏区设于所述栅电极的侧部并且连接到所述多个第一沟道区和所述多个第二沟道区;以及设于所述多个源/漏区下方的多个第一空隙。根据另一个示例性实施例的一个方面,提供了一种半导体器件,其包括:衬底;多个源/漏区,所述多个源/漏区在与所述衬底的上表面垂直的方向上延伸;多条提供沟道区的纳米线,所述多条纳米线在所述多个源/漏区之间在第一方向上延伸并且彼此分开;栅电极,其围绕所述多条纳米线并且在与所述第一方向相交的第二方向上延伸;栅极绝缘膜,其设于所述多条纳米线与所述栅电极之间;以及多个空隙,所述多个空隙位于所述多个源/漏区与所述衬底之间,其中所述多个空隙的上边界低于所述多条纳米线中的最下部纳米线的下表面。根据另一个示例性实施例的一方面,提供了一种制造半导体器件的方法,所述方法包括:在衬底上堆叠多个半导体层;去除所述多个半导体层的以及所述衬底的一些部分从而形成多个鳍结构,所述多个鳍结构包括所述衬底的多个凸出部分和堆叠在所述多个凸出部分上的所述多个半导体层的剩余部分;去除所述多个鳍结构的部分从而由所述多个半导体层的剩余部分形成多条纳米线,所述多条纳米线彼此分开;在所述多条纳米线之间并且与所述多条纳米线接触地形成多个源/漏区,其中在所述多个源/漏区与所述衬底之间形成多个第一空隙;以及形成围绕所述多条纳米线的多个栅电极。附图说明从以下结合附图对示例性实施例的详细描述,将更清楚地理解前述和/或其它方面,在附图中:图1是示意性地示出根据一个示例性实施例的半导体器件的俯视图;图2是示出沿图1所示的半导体器件的线I-I'截取的横截面的横截面视图;图3是示出沿图1所示的半导体器件的线II-II'截取的横截面的横截面视图;图4-15的横截面视图用来图示根据一个示例性实施例制造图2和3中所示的半导体器件的方法;图16和17是示出根据一个示例性实施例的半导体器件的横截面视图;图18和19的横截面视图用来图示制造图16和17中所示的半导体器件的方法;图20和21是示出根据一个示例性实施例的半导体器件的横截面视图;并且图22和23的横截面视图用来图示制造图20和21中所示的半导体器件的方法。具体实施方式现在将参考附图详细描述示例性实施例。图1是示意性地示出根据一个示例性实施例的半导体器件100的俯视图。参考图1,半导体器件100可以包括衬底上的多个凸出部104以及多个栅电极130,所述多个栅电极130形成为与所述多个凸出部104相交。所述多个凸出部104例如可以在X轴方向上延伸。所述多个栅电极130例如可以在Y轴方向上延伸。源/漏区105可以在所述多个栅电极130的两侧上置于所述多个凸出部104上。经过栅电极130的多个沟道区可以形成为与源/漏区105连接。换而言之,栅电极130可以形成为与所述多个凸出部104相交同时围绕所述多个沟道区。所述多个沟道区可以由置于源/漏区105之间的纳米线120提供。栅电极130可以由具有导电性的材料形成,例如由诸如金属、金属硅化物、多晶硅等的材料形成。可以在栅电极130的侧面上设置栅极绝缘层110和第一间隔物140。栅极绝缘层110可以形成为与所述多个凸出部104相交,同时以与栅电极130相同的方式围绕所述沟道区。图2是示出沿图1所示的半导体器件的线I-I'截取的横截面的横截面视图。图3是示出沿图1所示的半导体器件的线II-II'截取的横截面的横截面视图。参考图2和3,根据一个示例性实施例的半导体器件100可以包括衬底101、隔离绝缘层103、源/漏区105、第一空隙108、第二空隙109、纳米线120、栅极绝缘层110、栅电极130、第一间隔物140、第二间隔物141、第三间隔物142以及保护层150。在第一方向(例如,X轴方向)上彼此平行地延伸的多个凸出部104可以形成在衬底101上,并且隔离绝缘层103可以置于衬底101上从而覆盖衬底101上的多个凸出部104的侧面的一部分。隔离绝缘层103的上表面可以低于衬底101上的多个凸出部104的上表面。多个凸出部104可以是衬底101的一部分。多个凸出部104可以称为有源鳍。源/漏区105可以在与衬底101的上表面垂直的方向上布置在所述多个凸出部104上方。可以在源/漏区105之间布置在第一方向(例如,X轴方向)上延伸并且彼此分开的多条纳米线120(或沟道区)。所述多条纳米线120可以在衬底101上方,更具体地,在每个凸出部104上方,以预定的间隔彼此分开。栅电极130可以在与第一方向相交的第二方向(例如,Y轴方向)上延伸,同时围绕所述多条纳米线120(或沟道区)。例如,第一沟道区可以布置在衬底101上从而彼此分开并且在第一方向上延伸,并且第二沟道区可以布置在第一沟道区上方从而在第一方向上延伸。各个第一空隙108可以布置在对应的源/漏区105与衬底101之间。更具体地,第一空隙108可以分别布置在衬底101上的多个凸出部104与源/漏区105之间。每本文档来自技高网...

【技术保护点】
1.一种半导体器件,包括:衬底;多个凸出部,所述多个凸出部在所述衬底上彼此平行地延伸;多条纳米线,所述多条纳米线设于所述多个凸出部上并且彼此分开;多个栅电极,所述多个栅电极设于所述衬底上并且围绕所述多条纳米线;多个源/漏区,所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中每一个栅电极的侧部,所述多个源/漏区与所述多条纳米线接触;以及多个第一空隙,所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。

【技术特征摘要】
2017.01.04 KR 10-2017-00013301.一种半导体器件,包括:衬底;多个凸出部,所述多个凸出部在所述衬底上彼此平行地延伸;多条纳米线,所述多条纳米线设于所述多个凸出部上并且彼此分开;多个栅电极,所述多个栅电极设于所述衬底上并且围绕所述多条纳米线;多个源/漏区,所述多个源/漏区设于所述多个凸出部上并且位于所述多个栅电极中每一个栅电极的侧部,所述多个源/漏区与所述多条纳米线接触;以及多个第一空隙,所述多个第一空隙设于所述多个源/漏区与所述多个凸出部之间。2.根据权利要求1所述的半导体器件,还包括多个内间隔物,所述多个内间隔物设于所述多个栅电极的侧部,并且位于所述多条纳米线之间以及所述多条纳米线中的最下部纳米线与所述衬底之间。3.根据权利要求2所述的半导体器件,其中在所述多个凸出部延伸的第一方向上截取的横截面中,所述多个第一空隙由所述多个源/漏区、所述多个凸出部以及所述多个内间隔物中的多个最下部内间隔物密封。4.根据权利要求2所述的半导体器件,其中所述多个内间隔物中的每一个内间隔物的一个侧面具有向着所述多个栅电极凸出的形状。5.根据权利要求2所述的半导体器件,还包括设于所述多个凸出部与所述多个第一空隙之间的绝缘层。6.根据权利要求5所述的半导体器件,其中所述绝缘层与所述多个内间隔物中的最下部内间隔物接触。7.根据权利要求1所述的半导体器件,其中所述多个源/漏区中的每一个源/漏区的下表面都低于所述多条纳米线中的最下部纳米线。8.根据权利要求1所述的半导体器件,还包括:隔离绝缘层,其设于所述衬底上并且覆盖所述多个凸出部中的每一个凸出部的侧面的一部分;以及多个鳍间隔物,所述多个鳍间隔物设于所述隔离绝缘层上并且与所述多个凸出部的侧面接触。9.根据权利要求8所述的半导体器件,其中所述多个鳍间隔物中的每一个鳍间隔物的上端都高于所述多条纳米线中的最下部纳米线的上表面,并且低于与所述最下部纳米线相邻的邻近纳米线的下表面。10.根据权利要求8所述的半导体器件,其中所述多个鳍间隔物中的每一个鳍间隔物的上端都高于所述多个凸出部中的每一个凸出部的上表面。11.根据权利要求8所述的半导体器件,其中在所述多个栅电极延伸的方向上截取的横截面中,所述多个第一空隙由所述多个凸出部、所述多个鳍间隔物和所述多个源/漏区密封。12.根据权利要求8所述的半导体器件,其中所述多个源/漏区中的每一个源/漏区都包括:设于所述多个鳍间隔物之间并且具有第一宽度的...

【专利技术属性】
技术研发人员:宋升珉朴雨锡裴金钟裴东一梁正吉
申请(专利权)人:三星电子株式会社
类型:发明
国别省市:韩国,KR

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