用于标识3D芯片的系统技术方案

一种半导体芯片，包括叠加的多个半导体级。半导体级包括耦合至公共输入节点的多个基本电路。感测电路被耦合至不同级的基本元件。感测电路的输出用于生成数字，该数字用作半导体芯片的标识号。

【技术实现步骤摘要】
用于标识3D芯片的系统
本公开涉及电子芯片，更具体地涉及用于将标识号(identificationnumber)分派给三维芯片(3D芯片)的系统。
技术介绍
已知在电子芯片上插入标识号，例如，通过激光雕刻或印刷。这些标识号可以例如确定芯片的来源。在每个芯片上插入标识号的缺点在于，这需要为芯片制造步骤添加特定步骤，其可能相对昂贵。而且，已知形成三维芯片或3D芯片，也就是说，其部件形成在若干叠加的半导体级中的芯片。部件被形成在每个半导体级中和每个半导体级上，并且互连网络与每个半导体级相关联。半导体级通过被称为贯通硅过孔(TSV)的过孔(via)而彼此连接。
技术实现思路
在实施例中，一种芯片，包括：叠加的至少两个半导体级，其中在每个半导体级中都形成全部连接至同一个输入节点的同一类型的基本电路；以及多个部件，每个部件适于提供取决于分别位于第一半导体级和第二半导体级中的第一基本电路和第二基本电路的输出信号之间的差别的值，多个部件的输出信号被组合以形成数字(number)。根据一个实施例，基本电路是逻辑电路。根据一个实施例，基本电路是逆变器。根据一个实施例，每个部件适合于比较基本电路的响应时间。根据一个实施例，基本电路是电流源。根据一个实施例，每个部件适合于比较基本电路的输出信号的幅度。根据一个实施例，一种芯片，包括大于1000的部件的数字。根据一个实施例，一种芯片，包括温度管理电路。在实施例中，一种半导体芯片，包括：叠加的多个半导体级，其包括耦合至公共输入节点的第一类型的多个基本电路；以及多个感测电路，多个感测电路中的每个感测电路耦合至以下各项：多个半导体级中的一个半导体级的多个基本电路中的相应的基本电路的输出，以及多个半导体级中的另一半导体级的多个基本电路中的相应基本电路的输出，其中多个感测电路中的每个感测电路在操作中生成输出信号，并且与半导体芯片相关联的数字是基于多个感测电路的输出信号。在实施例中，第一类型的基本电路包括逻辑电路。在实施例中，第一类型的基本电路包括逆变器。在实施例中，感测电路包括触发器。在实施例中，第一类型的基本电路包括电流源。在实施例中，感测电路包括感测放大器。在实施例中，半导体芯片包括一个或多个处理核。在实施例中，半导体芯片包括温度管理电路。在实施例中，半导体芯片包括数字生成电路，该数字生成电路耦合至多个感测电路的输出。在实施例中，半导体芯片包括比较器，该比较器耦合至数字生成电路的输出。在实施例中，一种系统，包括：叠加的多个半导体级，其包括耦合至公共输入节点的第一类型的多个基本电路；多个感测电路，其分别耦合至以下各项：多个半导体级中的一个半导体级的多个基本电路中的一个基本电路的输出，以及多个半导体级中的另一半导体级的多个基本电路中的一个基本电路的输出，其中多个感测电路中的每个感测电路在操作中生成输出信号；以及数字生成电路，其耦合至多个感测电路的输出，其中数字生成电路在操作中基于由多个感测电路生成的输出信号来生成数字。在实施例中，第一类型的基本电路包括逻辑电路。在实施例中，第一类型的基本电路包括逆变器。在实施例中，感测电路包括触发器。在实施例中，第一类型的基本电路包括电流源。在实施例中，感测电路包括感测放大器。在实施例中，该系统包括温度管理电路。在实施例中，该系统包括比较器，其耦合至数字生成电路的输出。在实施例中，多个感测电路被包括在叠加的多个半导体级中的一个或多个半导体级中。在实施例中，叠加的多个半导体级包括第二类型的多个基本电路，其耦合至第二公共输入节点，并且该系统包括：第二多个感测电路，其分别耦合至以下各项：多个半导体级的半导体级中的第二类型的多个基本电路中的一个基本电路的输出；以及多个半导体级的另一半导体级中的第二类型的多个基本电路中的一个基本电路的输出，其中第二多个感测电路中的每个感测电路在操作中生成输出信号，数字生成电路被耦合至第二多个感测电路的输出，并且数字生成电路在操作中基于由多个感测电路生成的输出信号和由第二多个感测电路生成的输出信号来生成该数字。在实施例中，叠加的多个半导体级包括第一类型的第二多个基本电路，其耦合至第二公共输入节点，并且该系统包括：第二多个感测电路，其分别耦合至以下各项：多个半导体级的半导体级中的第一类型中的第二多个基本电路中的一个基本电路的输出，以及多个半导体级的另一半导体级中的第一类型的第二多个基本电路中的一个基本电路的输出，其中第二多个感测电路中的每个感测电路在操作中生成输出信号，该数字生成电路耦合至第二多个感测电路的输出，并且该数字生成电路在操作中基于由多个感测电路生成的输出信号和由第二多个感测电路生成的输出信号来生成数字。在实施例中，该系统包括半导体芯片，其至少包括叠加的多个半导体层。在实施例中，一种方法，包括：使用第一类型的多个基本电路并且响应于公共输入信号而生成多个基本电路输出信号；使用多个感测电路来生成多个感测电路输出信号，该多个感测电路分别耦合至叠加的多个半导体层中的一个半导体层中的第一类型的多个基本电路中的一个基本电路、以及耦合至叠加的多个半导体层中的另一半导体层中的第一类型的多个基本电路中的一个基本电路；以及基于多个感测电路输出信号来生成数字。在实施例中，该方法包括：控制第一类型的多个基本电路的温度。在实施例中，该方法包括：将该数字与期望数字进行比较；以及基于该比较来控制半导体设备的操作。附图说明这些特点和潜在优点以及其他特点和潜在优点将在以下结合附图给出的特定实施例的以下非限制性描述中详细阐述，其中：图1是示例性3D芯片的局部剖视图；图2是示例性3D芯片的局部和示意性透视图；图3A和图3B表示根据晶体管在半导体级中的位置的晶体管的参数值；图4是用于标识3D芯片的系统的实施例的示意性图示；图5是用于标识3D芯片的系统的另一实施例的示意性图示；以及图6是包括3D芯片的一种系统的功能框图。具体实施方式相似的元件已经在各种附图中由相似的附图标记指定，除非上下文另有说明，而且不同的附图并不按比例绘制。为了清楚起见，仅仅对用于理解所描述的实施例的元件进行了表示和详述。在下面的描述中，当参考诸如术语“上部(upper)”、“下部(lower)”等的位置限定符时，对示例使用位置(例如，正常使用位置)中的附图的方位进行参考。图1是所谓的三维或3D芯片的实施例的局部剖视图。在该示例中，芯片包括叠加的两个半导体级10和20。半导体部件(例如，MOS晶体管)形成在这些级中的每个级中和这些级中的每个级上。晶体管12已经在下部级(lowerlevel)10中表示，每个晶体管12都包括绝缘栅极14，在绝缘栅极14的任一侧上形成有源极区域16和漏极区域18。同样，晶体管22形成在上部半导体级20中，每个晶体管22包括绝缘栅极24和源极区域26和漏极区域28。每个半导体级对于下部级被互连结构30覆盖，并且对于上部级(upperlevel)被互连结构40覆盖。以常规方式，在每个级的互连结构中形成一连串金属化层，分别为32和42，其能够通过过孔34和44彼此连接。从上部级的漏极区域28延伸到上部金属化层46的导电路径、以及从下部级的漏极区域18延伸到上部金属化层48的导电路径已经在图1中表示。这已经被表示仅仅是为了示出可以容易地通过常规方法从上部金属化层4本文档来自技高网...

【技术保护点】
1.一种半导体芯片，包括：叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；以及多个感测电路，所述多个感测电路中的每个感测电路耦合至：所述多个半导体级中的一个半导体级的所述多个基本电路中的相应基本电路的输出；以及所述多个半导体级中的另一半导体级的所述多个基本电路中的相应基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号，并且与所述半导体芯片相关联的数字是基于所述多个感测电路的输出信号。

【技术特征摘要】
2017.01.02 FR 17500111.一种半导体芯片，包括：叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；以及多个感测电路，所述多个感测电路中的每个感测电路耦合至：所述多个半导体级中的一个半导体级的所述多个基本电路中的相应基本电路的输出；以及所述多个半导体级中的另一半导体级的所述多个基本电路中的相应基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号，并且与所述半导体芯片相关联的数字是基于所述多个感测电路的输出信号。2.根据权利要求1所述的半导体芯片，其中所述第一类型的所述基本电路包括逻辑电路。3.根据权利要求2所述的半导体芯片，其中所述第一类型的所述基本电路包括逆变器。4.根据权利要求3所述的半导体芯片，其中所述感测电路包括触发器。5.根据权利要求1所述的半导体芯片，其中所述第一类型的所述基本电路包括电流源。6.根据权利要求5所述的半导体芯片，其中所述感测电路包括感测放大器。7.根据权利要求1所述的半导体芯片，包括一个或多个处理核。8.根据权利要求1所述的半导体芯片，包括温度管理电路。9.根据权利要求1所述的半导体芯片，包括数字生成电路，所述数字生成电路耦合至所述多个感测电路的所述输出。10.根据权利要求9所述的半导体芯片，包括比较器，所述比较器耦合至所述数字生成电路的输出。11.一种系统，包括：叠加的多个半导体级，包括耦合至公共输入节点的第一类型的多个基本电路；多个感测电路，分别耦合至：所述多个半导体级中的一个半导体级的所述多个基本电路中的一个基本电路的输出；以及所述多个半导体级中的另一半导体级的所述多个基本电路中的一个基本电路的输出，其中所述多个感测电路中的每个感测电路在操作中生成输出信号；以及数字生成电路，耦合至所述多个感测电路的输出，其中所述数字生成电路在操作中基于由所述多个感测电路生成的所述输出信号来生成数字。12.根据权利要求11所述的系统，其中所述第一类型的所述基本电路包括逻辑电路。13.根据权利要求12所述的系统，其中所述第一类型的所述基本电路包括逆变器。14.根据权利要求13所述的系统，其中所述感测电路包括触发器。15.根据权利要求11所述的系统，其中所述第一类型的所述基本电路包括电流源。16.根据权利要求15所述的系统，其中所述感测电路包括感测放大器。17.根据权利要求11所述的系统，包括温度管理电路。18...

【专利技术属性】
技术研发人员：A·艾尔斯，B·博罗特，
申请(专利权)人：意法半导体克洛尔二公司，
类型：发明
国别省市：法国,FR