具有相互通信处理器的设备、收音装置及非临时存储介质制造方法及图纸

本发明专利技术涉及具有相互通信处理器的设备、收音装置及非临时存储介质。所述设备提供两个或更多个处理器(例如微处理器)之间的通信，并且两个处理器之间能够有效的半双工双向通信，每个处理器仅具有可用于通信的两个逻辑输出引脚和两个逻辑输入引脚，例如GPIO引脚。

Equipment, radio receiver and non temporary storage medium with mutual communication processor

The invention relates to a device with a mutual communication processor, a radio receiver and a non temporary storage medium. The device provides communication between two or more processors (such as microprocessors), and the two processors can communicate effectively half duplex, each processor having only two logical output pins for communication and two logic input pins, such as the GPIO pin.

【技术实现步骤摘要】
具有相互通信处理器的设备、收音装置及非临时存储介质
本专利技术涉及包括多个彼此通信的处理器(例如微处理器)的设备。
技术介绍
许多已知的处理器，例如微处理器，包括一个或多个用于与其他设备通信的接口或端口。通常，端口上可获得的数据速率取决于处理器的类型和速度，端口的类型以及在处理器中可用的通信资源。端口上的数据速率也许因此被限制，例如，端口只有少数处理器引脚可用；处理器的时钟频率低；专用通信电路不可用；这样的通信电路具有低的时钟频率；中断电路不可用和/或处理器中用于通信例程的程序存储器或处理时间受到限制。现有技术已知的各种端口类型包括并行端口和串行端口。对于相同的数据速率，并行端口比串行端口通常需要更多数量的处理器引脚，而串行端口通常需要更多的其他通信资源。通用异步接收器/发送器(UART)是众所周知的专用通信电路类型，其通常用于通过串行端口(例如，RS-232、RS-422和RS-485端口)来控制米范围内距离上的串行通信。许多微处理器包括一个或两个带有相应UART电路的端口，这些电路使微处理器能够有效地与其他设备进行通信。UART电路通常被托管(host)在专用集成电路芯片上，或者被托管为更复杂的集成电路芯片的一部分，例如微控制器的一部分。也是众所周知的，内部集成电路(I2C)是主-从串行通信总线，其典型地用于连接厘米范围内距离上的集成电路，例如微处理器和/或共享印刷电路板上的其他电子设备。许多微处理器以及其他电子设备包括专用I2C电路。通常，例如，通过处理器中的可编程逻辑电路和/或通过运行在微处理器上的软件可以仿真例如UART电路和I2C电路的专用通信电路。例如，微处理器可以包括定义一组通信例程的程序指令，这些通信例程使它能够以仿真通信电路的方式控制多个所谓的通用输入输出(GPIO)引脚。然而，这样的通信例程可能相对复杂，并且可能因此耗尽程序存储器和/或限制微处理器中的其他例程可用的处理时间。鉴于以上情况，需要一种具有多个处理器的设备，其中每个处理器上的两个逻辑输出引脚和两个逻辑输入引脚(例如，GPIO引脚)可以满足两个处理器之间的有效的半双工双向通信。
技术实现思路
所声称的设备提供两个或更多个处理器(例如微处理器)之间的通信，并且能够在两个处理器之间进行有效的半双工双向通信，每个处理器只有两个逻辑输出引脚和两个逻辑输入引脚(例如，GPIO引脚)可用于通信。所述设备允许每个处理器以随机间隔轮询或其它方式读取输入引脚的状态，并以最快可能的速度更新输出引脚的状态，而同时确保没有数据丢失。所述设备允许在两个不具有如I2C或UART电路的专用通信硬件的处理器之间的四条逻辑线路上进行快速通信。所述设备的一个优点是可以与处理器允许的一样快地进行通信，并且由于设备不使用固定时钟，所以所述设备调整数据发送速率以在计算中改变和/或中断处理器上的负载。如果被用于通信的引脚是可用的，一个或两个处理器可以利用中断，这是另一个优点，但不是要求的。所声称的设备克服了与诸如可编程集成半导体电路的处理器之间的串行通信有关的问题，其中处理器可能具有专用串行端口，诸如I2C兼容串行端口，其被硬连线以与其他处理器通信，但是其中需要一个或多个附加的串行端口。所声称的设备克服了与分别以比另一个发送或接收更慢的数据速率接收或发送数据位的处理器之一有关的问题。较慢数据速率的原因可能与具有较少资源的处理器、以较慢的时钟速率运行、忙于执行其他任务和/或由于一个或另一个原因发送或接收的数据位缓冲相对较慢有关。本专利技术的这些和其他目的通过在独立权利要求中限定的本专利技术来实现，并且在下面的描述中进一步解释。本专利技术的进一步目的通过从属权利要求中限定的实施方式和本专利技术的详细描述来实现。在此以及下文中，术语“处理器”是指适合于执行本文所述功能的任何电子电路和/或电子设备。具体而言，这些电路和设备包括通用和/或专用可编程微处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、可编程逻辑阵列(PLA)、现场可编程门阵列(FPGA)、专用电子电路等，以及这些电路或装置的组合。此外，术语“逻辑信号”是指可以在某些时间呈现断言状态并且在其他时间呈现释放状态的信号。与处理器相关的术语“逻辑输入引脚”是指可以接收来自另一个设备的逻辑信号并区分所接收的逻辑信号的状态的处理器的物理端子。与处理器有关的术语“逻辑输出引脚”是指可以将逻辑信号发送到另一个设备并控制发送的逻辑信号的状态的处理器的物理端子。术语“逻辑引脚”是指任何一个逻辑输入引脚和一个逻辑输出引脚。术语“逻辑线路”是指能够将逻辑信号从一个设备的逻辑输出引脚发送到另一个设备的逻辑输入引脚的连接。为了便于阅读，上面定义的术语可以缩写如下：例如，标写“引脚”可以用于“逻辑引脚”，“输入引脚”可以用于“逻辑输入引脚”，“输出引脚”可以用于“逻辑输出引脚”，“信号”可以用于“逻辑信号”和“线路”可以用于“逻辑线路”。在本文件中，除非另有明确说明，否则单数形式“一”、“一个”和“该”旨在也包括复数形式(即具有“至少一个”的含义)。相应地，术语“有”、“包括”、“包含”、“具有”、“包括”和“包含”指明各个特征、操作、元件和/或组件的存在，但不排除其他实体的存在或添加。术语“和/或”通常包括一个或多个相关项目的所有组合。除非明确说明，否则本文公开的任何方法的步骤或操作不必按所公开的确切顺序来执行。术语“那么”和“然后”应该暗示顺序(逐步)执行。在“然后”和“于是”之后的步骤的执行可以取决于在编程领域中已知的先前步骤的成功执行。附图说明下面参照附图进行更详细的描述，其中：图1示出具有第一处理器和第二处理器的设备的框图，其中，第一处理器处于发送模式而第二处理器处于接收模式；图2示出所述设备的框图，其中，第一处理器处于接收模式而第二处理器处于发送模式；图3示出说明第一处理器和第二处理器之间的通信的时序图；图4示出处于发送模式的处理器的流程图；以及图5示出处于接收模式的处理器的流程图。具体实施方式图1示出了具有第一处理器101和第二处理器102的设备的框图。设备109可以例如体现为承载包括第一处理器101的第一集成电路和包括第二处理器102的第二集成电路的印刷电路板。可替换地，集成电路可以例如体现为相应的半导体芯片。设备109可以可选地体现为例如多个印刷电路板，每个印刷电路板包括第一和第二处理器101、102中相应的一个，第一处理器101和第二处理器102通过例如电线或其他连接器(例如通过例如所谓的扁平电缆和/或通过具有多个端子的物理连接器)的物理总线互连。作为进一步的替代，电路板可以包括与刚性部分互连的一个或多个柔性部分，其中，第一处理器101和第二处理器102通过柔性部分互连。第一处理器101和第二处理器102中的一个或两个都可以是可编程处理器，如本领域中已知的一些标准处理器(例如微控制器)，但是也可以来自定制的处理器。作为说明性示例，第一处理器101包括诸如与相应的装置103和104连接的第一I2C端口108和第二I2C端口107的通信端口。装置103和104可以是诸如可编程处理器的处理器。另外，第一处理器101包括第一和第二逻辑输出引脚11、12以及第一和第二逻辑输入引脚13、14。类似地，第二处理器102包括第一和第二本文档来自技高网...

【技术保护点】
1.一种具有相互通信处理器的设备(109)，包括第一处理器(101)和第二处理器(102)，每个处理器具有第一逻辑输出引脚(11、21)、第二逻辑输出引脚(12、22)、第一逻辑输入引脚(13、23)和第二逻辑输入引脚(14、24)，其中：对于所述第一处理器和所述第二处理器(101、102)中的每一个，第一逻辑输出引脚(11、21)连接到相应的另一个处理器(101、102)的所述第二逻辑输入引脚(14、24)；对于所述第一处理器和所述第二处理器(101、102)中的每一个，第二逻辑输出引脚(12、22)连接到相应的另一个处理器(101、102)的所述第一逻辑输入引脚(13、23)；所述第一处理器和所述第二处理器(101、102)中的每一个能够以发送模式(301)操作，以通过控制第二逻辑输出引脚(12、22)提供表示数据位(D7‑D0)序列的逻辑数据信号(DAT)、并且控制第一逻辑输出引脚(11、21)提供具有状态转换的逻辑时钟信号(CLK)，来将数据发送到相应的另一个处理器(101、102)，所述状态转换指示何时所述逻辑数据信号(DAT)表示所述序列中的各个数据位(D7‑D0)的值；以及所述第一处理器和所述第二处理器(101、102)中的每一个能够以接收模式(401)操作，以通过响应于在第二逻辑输入引脚(14、24)上接收到的所述逻辑时钟信号(CLK)的状态转换而从在第一逻辑输入引脚(13、23)上接收的所述逻辑数据信号(DAT)中确定数据位(D7‑D0)序列，来从相应的另一个处理器(101、102)接收数据；其特征在于，所述第一处理器和所述第二处理器(101、102)中的每一个进一步被配置为：依赖于处于所述接收模式(401)并且能够接收数据，控制第二逻辑输出引脚(12、22)提供指示接收数据的能力的逻辑清除发送信号(CTS)并控制第一逻辑输出引脚(11、21)提供指示成功接收各个数据位(D7‑D0)的具有状态转换的逻辑数据确认信号(ACK)；以及依赖于处于所述发送模式(301)，延迟所述序列中的第一数据位(D7‑D0)的发送，直到确定所述逻辑清除发送信号(CTS)指示由相应的另一个处理器(101、102)接收数据的能力，并延迟序列中的每个后续数据位(D7‑D0)的发送，直到确定所述逻辑数据确认信号(ACK)的状态转换，所述逻辑数据确认信号指示相应的另一个处理器(101、102)成功接收相应的先前数据位(D7‑D0)。...

【技术特征摘要】
2016.12.30 EP 16207602.01.一种具有相互通信处理器的设备(109)，包括第一处理器(101)和第二处理器(102)，每个处理器具有第一逻辑输出引脚(11、21)、第二逻辑输出引脚(12、22)、第一逻辑输入引脚(13、23)和第二逻辑输入引脚(14、24)，其中：对于所述第一处理器和所述第二处理器(101、102)中的每一个，第一逻辑输出引脚(11、21)连接到相应的另一个处理器(101、102)的所述第二逻辑输入引脚(14、24)；对于所述第一处理器和所述第二处理器(101、102)中的每一个，第二逻辑输出引脚(12、22)连接到相应的另一个处理器(101、102)的所述第一逻辑输入引脚(13、23)；所述第一处理器和所述第二处理器(101、102)中的每一个能够以发送模式(301)操作，以通过控制第二逻辑输出引脚(12、22)提供表示数据位(D7-D0)序列的逻辑数据信号(DAT)、并且控制第一逻辑输出引脚(11、21)提供具有状态转换的逻辑时钟信号(CLK)，来将数据发送到相应的另一个处理器(101、102)，所述状态转换指示何时所述逻辑数据信号(DAT)表示所述序列中的各个数据位(D7-D0)的值；以及所述第一处理器和所述第二处理器(101、102)中的每一个能够以接收模式(401)操作，以通过响应于在第二逻辑输入引脚(14、24)上接收到的所述逻辑时钟信号(CLK)的状态转换而从在第一逻辑输入引脚(13、23)上接收的所述逻辑数据信号(DAT)中确定数据位(D7-D0)序列，来从相应的另一个处理器(101、102)接收数据；其特征在于，所述第一处理器和所述第二处理器(101、102)中的每一个进一步被配置为：依赖于处于所述接收模式(401)并且能够接收数据，控制第二逻辑输出引脚(12、22)提供指示接收数据的能力的逻辑清除发送信号(CTS)并控制第一逻辑输出引脚(11、21)提供指示成功接收各个数据位(D7-D0)的具有状态转换的逻辑数据确认信号(ACK)；以及依赖于处于所述发送模式(301)，延迟所述序列中的第一数据位(D7-D0)的发送，直到确定所述逻辑清除发送信号(CTS)指示由相应的另一个处理器(101、102)接收数据的能力，并延迟序列中的每个后续数据位(D7-D0)的发送，直到确定所述逻辑数据确认信号(ACK)的状态转换，所述逻辑数据确认信号指示相应的另一个处理器(101、102)成功接收相应的先前数据位(D7-D0)。2.根据权利要求1所述的设备，其中：所述第一处理器(101)进一步被配置为通过控制所述第一逻辑输出引脚(11)来断言所述逻辑时钟信号(CLK)以指示至所述第二处理器(102)的请求发送，来启动数据发送并且从而进入发送模式(301)；以及所述第二处理器(102)进一步被配置为，依赖于处于所述接收模式(401)并且能够接收数据，响应于确定来自所述第一处理器(101)的所述逻辑时钟信号(CLK)的断言，控制所述第二逻辑输出引脚(22)断言逻辑清除发送信号(CTS)以向所述第一处理器(101)指示接收数据的能力。3.根据权利要求2所述的设备，其中：所述第二处理器(102)进一步被配置为，依赖于处于所述接收模式(401)，确定何时已经从所述第一处理器(101)接收到所述序列的最末数据位，以及响应于确定从所述第一处理器(101)接收到所述最末数据位，控制所述第二逻辑输出引脚(22)释放所述逻辑清除发送信号(CTS)以向所述第一处理器(101)指示接收结束；以及所述第一处理器(101)进一步被配置为响应于确定由所述第二处理器(102)释放逻辑清除发送信号(CTS)而恢复到所述接收模式(401)。4.根据权利要求3所述的设备，其中，所述第一处理器(101)进一步被配置为：依赖于处于所述发送模式(301)，确定所述序列的最末数据位...

【专利技术属性】
技术研发人员：埃尔林·斯科约尔博格，
申请(专利权)人：GN奥迪欧有限公司，
类型：发明
国别省市：丹麦,DK