电子器件、SRAM单元和SRAM阵列制造技术

技术编号:18420343 阅读:51 留言:0更新日期:2018-07-11 12:12
本文中公开了一种电子器件、SRAM单元和SRAM阵列。该电子器件包括位线和互补位线、交叉耦合的第一反相器和第二反相器、耦合在互补位线与第一反相器之间的第一传输门、以及耦合在位线与第二反相器之间的第二传输门。电子器件还包括交叉耦合的第三反相器和第四反相器、耦合在互补位线与第三反相器之间的第三传输门、以及耦合在位线与第四反相器之间的第四传输门。第一、第二和第四反相器在电源节点与参考节点之间被供电,并且第三反相器在浮置节点与参考节点之间被供电。第一传输门和第三传输门并联耦合。

Electronic devices, SRAM units and SRAM arrays

An electronic device, a SRAM cell and an SRAM array are disclosed in this paper. The electronic device consists of a bit line and a complementary bit line, a cross coupled first inverter and a second inverter, a first transmission gate coupled between the complementary bit line and the first inverter, and a second transmission gate between the coupling incumbent line and the second inverter. The electronic devices also include the cross coupled third inverters and fourth inverters, the third transmission gates coupled between the complementary bit line and the third inverter, and the fourth transmission gates between the coupled and fourth inverters. The first, second and fourth inverters are supplied between the power node and the reference node, and the third inverter is powered between the floating node and the reference node. The first transmission gate and the third transmission gate are coupled in parallel.

【技术实现步骤摘要】
电子器件、SRAM单元和SRAM阵列
本公开涉及静态随机存取存储器(SRAM)阵列的领域,并且更具体地涉及SRAM阵列中的写入复制路径,以使用小于SRAM阵列的最小操作电压的电源电压来跟踪写入操作的持续时间。
技术介绍
在静态随机存取存储器(SRAM)阵列中,使用写入复制路径来跟踪SRAM阵列中的实际写入时间的持续时间。这个跟踪用于生成用于在操作和访问SRAM阵列时使用的控制信号。期望这个持续时间跟踪尽可能一致和不变,以提供合适的SRAM性能。这在其中器件操作电压小于SRAM阵列所需的操作电压的低电压应用中尤其重要。在这些情况下,传统的写入复制路径是不可操作的。因此,这种技术的进一步发展是必要的。
技术实现思路
提供本“
技术实现思路
”以介绍下面在“具体实施方式”中进一步描述的概念的选择。本“
技术实现思路
”并非旨在标识所要求保护的主题的关键或基本特征,也不旨在用于帮助限制所要求保护的主题的范围。本公开的目的是提供一种电子器件、SRAM单元和SRAM阵列,以至少部分地解决现有技术中存在的上述问题。本文中公开了一种电子器件,其包括位线和互补位线、交叉耦合的第一反相器和第二反相器、耦合在互补位线与第一反相器之间的第一传输门、和耦合在位线与第二反相器之间的第二传输门。电子器件还包括交叉耦合的第三反相器和第四反相器、耦合在互补位线与第三反相器之间的第三传输门、和耦合在位线与第四反相器之间的第四传输门。第一、第二和第四反相器在电源节点与参考节点之间被供电,并且第三反相器在浮置节点与参考节点之间被供电。第一传输门和第三传输门并联耦合。本文中还公开了一种SRAM单元,其包括第一PMOS晶体管,第一PMOS晶体管具有耦合到电源节点的源极、耦合到第一节点的漏极和耦合到第二节点的栅极。第一NMOS晶体管具有耦合到第一节点的漏极、耦合到参考节点的源极和耦合到第二节点的栅极。第二PMOS晶体管具有耦合到电源节点的源极、耦合到第二节点的漏极和耦合到第一节点的栅极。第二NMOS晶体管具有耦合到第二节点的漏极、耦合到参考节点的源极和耦合到第一节点的栅极。第三PMOS晶体管具有耦合到浮置节点的源极、耦合到第一节点的漏极和耦合到第二节点的栅极。第三NMOS晶体管具有耦合到第一节点的漏极、耦合到参考节点的源极和耦合到第二节点的栅极。第四PMOS晶体管具有耦合到电源节点的源极、耦合到第二节点的漏极和耦合到第一节点的栅极。第四NMOS晶体管具有耦合到第二节点的漏极、耦合到参考节点的源极和耦合到第一节点的栅极。本文中还公开了一种SRAM阵列,其包括SRAM存储器单元的阵列,在SRAM存储器单元的阵列的外围具有虚设列。虚设列至少包括位线和互补位线、交叉耦合的第一反相器和第二反相器、耦合在互补位线与第一反相器之间的第一传输门、和耦合在位线与第二反相器之间的第二传输门。虚设列还包括交叉耦合的第三反相器和第四反相器、耦合在互补位线与第三反相器之间的第三传输门、和耦合在位线与第四反相器之间的第四传输门。第一、第二和第四反相器在电源节点与参考节点之间被供电,并且第三反相器在浮置节点与参考节点之间被供电。第一传输门和第三传输门并联耦合。第一、第二、第三和第四传输门根据字线信号被选择性地断开和闭合,使得当第一和第三传输门闭合以将第一和第三反相器的输出耦合到互补位线时,由于第三反相器在浮置节点与参考节点之间被供电,所以第一和第三传输门能够将第一和第三反相器的输出拉至低电位,从而使得第二和第四反相器的输入被充电至高电位。在根据本公开的实施例中,能够使用小于SRAM阵列的最小操作电压的电源电压来跟踪写入操作的持续时间。附图说明图1是样本SRAM存储单元;图2是操作中的图1的SRAM存储单元的时序图;图3是包含本文中描述的技术和电路的虚设SRAM列;图4是操作中的图3的SRAM列的时序图;图5是包含本文中描述的技术和电路的另一虚设SRAM列;以及图6示出了在SRAM阵列的外围周围使用的图3或图5的虚设列。具体实施方式参考附图进行本说明,附图中示出了示例实施例。然而,可以使用很多不同的实施例,并且因此描述不应当被解释为限于本文中阐述的实施例。相反,提供这些实施例,使得本公开将是彻底和完整的。相同的附图标记自始至终指代相同的元件。现在参考图1描述SRAM单元写入1操作10。传输门PG1晶体管的源极耦合到BLB,其漏极耦合到互补存储节点blfi,并且其栅极耦合到字线WL。PMOS晶体管QP1的源极耦合到电源节点VDD,其漏极耦合到互补存储节点blfi,并且其栅极耦合到存储节点blti。NMOS晶体管QN1的漏极耦合到互补存储节点blfi,其源极耦合到接地,并且其栅极耦合到存储节点blti。传输门PG2晶体管的漏极耦合到位线BL,其源极耦合到存储节点blti,并且其栅极耦合到WL。PMOS晶体管QP2的源极耦合到VDD,其漏极耦合到存储节点blti,并且其栅极耦合到blfi。NMOS晶体管QN2的漏极耦合到存储节点blti,其源极耦合到接地,并且其栅极耦合到互补存储节点blfi。位线BL耦合到VDD。本领域技术人员将认识到,QP1和QN1形成第一反相器,第一反相器具有在QP1和QN1的栅极处的输入和在QP1和QN1的漏极处的输出。QP2和QN2形成第二反相器,第二反相器具有在QP2和QN2的栅极处的输入和在QP2和QN2的漏极处的输出。这些反相器交叉耦合以形成锁存器。现在另外参考图2所示的时序图来描述操作。最初,blfi为高电位,并且blti为低电位。这表示,最初,QP1导通,QN1关断,QP2关断,QN2导通。如图2所示,当写入1操作开始时,在时间t1,BLB被在存储器的输入输出(IO)逻辑内的写入驱动器拉至低电位。当字线WL被确立(assert)时,传输门PG1和PG2导通。这导致在时间t2,当WL变为高电位时BLB将blfi拉至低电位,如图2所示。BL通过IO块中的写入电路被保持在VDD。本领域技术人员将理解IO块内的写入驱动器逻辑。类似地,在写入0的情况下,BL被拉至低电位,并且BLB被保持在VDD。Blfi变为低电位进而将QP2和QN2的栅极拉至低电位,从而导致QP2导通并且QN2关断。QP2导通并且QN2关断用于将存储节点blti充电至高电位。Blti为高电位将QP1和QN2的栅极驱动至高电位,导致QP1关断并且QN1导通,从而进一步将blfi拉至低电位。应当理解,当PG1最初导通时,它正在努力将blfi下拉以抗衡由QP1提供的上拉或充电。这种“抗衡”或“对抗”在QP2和QN2切换所涉及的传播时间上持续。如果由PG1提供的下拉不足以克服由QP1提供的上拉,则QP2和QN2将无法切换,并且SRAM阵列10将无法有效地操作。这是不利的情况。如上所述,这样的SRAM单元10可以在SRAM阵列中的虚设写入列中使用。因此,SRAM阵列50(如图6所示)中示出的是虚设写入SRAM列20或30,包括N个虚设SRAM单元,诸如虚设SRAM单元21或31、22或32、23或33,其被修改以允许传输门PG1和PG3被下拉以仅抗衡QP1。现在描述这个SRAM单元20。SRAM单元20包括耦合到虚设互补虚设位线DBLB的虚设写入驱动器DWD。传输门PG1晶体管的源极耦合到DB本文档来自技高网...

【技术保护点】
1.一种电子器件,其特征在于,包括:位线和互补位线;交叉耦合的第一反相器和第二反相器;第一传输门,耦合在所述互补位线与所述第一反相器之间;第二传输门,耦合在所述位线与所述第二反相器之间;交叉耦合的第三反相器和第四反相器;第三传输门,耦合在所述互补位线与所述第三反相器之间;以及第四传输门,耦合在所述位线与所述第四反相器之间;其中所述第一反相器、所述第二反相器和所述第四反相器在电源节点与参考节点之间被供电,并且所述第三反相器在浮置节点与所述参考节点之间被供电;其中所述第一传输门和所述第三传输门并联耦合。

【技术特征摘要】
2016.12.16 US 15/381,5011.一种电子器件,其特征在于,包括:位线和互补位线;交叉耦合的第一反相器和第二反相器;第一传输门,耦合在所述互补位线与所述第一反相器之间;第二传输门,耦合在所述位线与所述第二反相器之间;交叉耦合的第三反相器和第四反相器;第三传输门,耦合在所述互补位线与所述第三反相器之间;以及第四传输门,耦合在所述位线与所述第四反相器之间;其中所述第一反相器、所述第二反相器和所述第四反相器在电源节点与参考节点之间被供电,并且所述第三反相器在浮置节点与所述参考节点之间被供电;其中所述第一传输门和所述第三传输门并联耦合。2.根据权利要求1所述的电子器件,其特征在于,所述位线耦合到所述电源节点;并且所述电子器件还包括被配置为将所述互补位线选择性地耦合到接地的驱动器。3.根据权利要求1所述的电子器件,其特征在于,所述第一传输门、所述第二传输门、所述第三传输门和所述第四传输门根据字线信号被选择性地断开和闭合,使得当所述第一传输门和所述第三传输门闭合以由此将所述第一反相器的输出和所述第三反相器的输出耦合到所述互补位线时,由于所述第三反相器在所述浮置节点与所述参考节点之间被供电,所以所述第一传输门和所述第三传输门能够将所述第一反相器的输出和所述第三反相器的输出拉至低电位,从而使得所述第二反相器的输入和所述第四反相器的输入被充电至高电位。4.根据权利要求3所述的电子器件,其特征在于,还包括耦合到所述第一反相器的输入的复位节点,其中复位定时信号在所述第一反相器的输入被充电至高电位时在所述复位节点上被生成。5.根据权利要求1所述的电子器件,其特征在于,所述第二传输门和所述第四传输门并联耦合。6.根据权利要求1所述的电子器件,其特征在于,还包括:交叉耦合的第五反相器和第六反相器;耦合在所述互补位线与所述第五反相器之间的第五传输门;以及耦合在所述位线与所述第六反相器之间的第六传输门;其中所述第六反相器在所述电源节点与所述参考节点之间被供电,并且所述第五反相器在浮置节点与所述参考节点之间被供电;其中所述第五传输门与所述第一传输门和所述第三传输门并联耦合。7.根据权利要求1所述的电子器件,其特征在于,所述第一反相器包括:第一PMOS晶体管,所述第一PMOS晶体管的源极耦合到所述电源节点,所述第一PMOS晶体管的漏极耦合到所述第一反相器的输出,并且所述第一PMOS晶体管的栅极耦合到所述第一反相器的输入节点;以及第一NMOS晶体管,所述第一NMOS晶体管的漏极耦合到所述第一反相器的输出,所述第一NMOS晶体管的源极耦合到所述参考节点,并且所述第一NMOS晶体管的栅极耦合到所述第一反相器的输入节点;所述第二反相器包括:第二PMOS晶体管,所述第二PMOS晶体管的源极耦合到所述电源节点,所述第二PMOS晶体管的漏极耦合到所述第二反相器的输出,并且所述第二PMOS晶体管的栅极耦合到所述第二反相器的输入节点;以及第二NMOS晶体管,所述第二NMOS晶体管的漏极耦合到所述第二反相器的输出,所述第二NMOS晶体管的源极耦合到所述参考节点,并且所述第二NMOS晶体管的栅极耦合到所述第二反相器的输入节点;其中所述第一反相器的输出耦合到所述第二反相器的输入节点;其中所述第二反相器的输出耦合到所述第一反相器的输入节点。8.根据权利要求7所述的电子器件,其特征在于,所述第三反相器包括:第三PMOS晶体管,所述第三PMOS晶体管的源极耦合到所述浮置节点,所述第三PMOS晶体管的漏极耦合到所述第三反相器的输出,并且所述第三PMOS晶体管的栅极耦合到所述第三反相器的输入节点;以及第三NMOS晶体管,所述第三NMOS晶体管的漏极耦合到所述第三反相器的输出,所述第三NMOS晶体管的源极耦合到所述参考节点,并且所述第三NMOS晶体管的栅极耦合到所述第三反相器的输入节点;所述第四反相器包括:第四PMOS晶体管,所述第四PMOS晶体管的源极耦合到所述电源节点,所述第四PMOS晶体管的漏极耦合到所述第四反相器的输出,并且所述第四PMOS晶体管的栅极耦合到所述第四反相器的输入节点;以及第四NMOS晶体管,所述第四NMOS晶体管的漏极耦合到所述第四反相器的输出,所述第四NMOS晶体管的源极耦合到所述参考节点,并且所述第四NMOS晶体管的栅极耦合到所述第四反相器的输入节点;其中所述第三反相器的输出耦合到所述第四反相器的输入节点;其中所述第四反相器的输出耦合到所述第三反相器的输入节点。9.根据权利要求8所述的电子器件,其特征在于,所述第一传输门耦合在所述互补位线与所述第一反相器的输出之间,并且根据字线信号将所述互补位线选择性地耦合到所述第一反相器的输出;所述第二传输门耦合在所述位线与所述第二反相器的输出之间,并且根据所述字线信号将所述位线选择性地耦合到所述第二反相器的输出;所述第三传输门耦合在所述互补位线与所述第三反相器的输出之间,并且根据所述字线信号将所述互补位线选择性地耦合到所述第三反相器的输出;所述第四传输门耦合在所述位线与所述第四反相器的输出之间,并且根据所述字线信号将所述位线选择性地耦合到所述第四反相器的输出;以及所述第一传输门和所述第三传输门并联耦合。10.根据权利要求9所述的电子器件,其特征在于,还包括:耦合到所述第一反相器的输入的复位节点;复位晶体管,所述复位晶体管的源极耦合到所述参考节点,所述复位晶体管的漏极耦合到所述复位节点,并且所述复位晶体管的栅极被耦合为接收所述字线信号的反相;以及反相器,所述反相器的输入耦合到所述复位节点,并且所述反相器的输出被配置为当所述第一反相器的输入被充电至高电位时生成复位定时信号。11.根据权利要求9所述的电子器件,其特征在于,还包括:交叉耦合的第五反相器和第六反相器;耦合在所述互补位线与所述第五反相器之间的第五传输门;以及耦合在所述位线与所述第六反相器之间的第六传输门;其中所述第五反相器包括:第五PMOS晶体管,所述第五PMOS晶体管的源极耦合到所述浮置节点,所述第五PMOS晶体管的漏极耦合到所述第五反相器的输出,并且所述第五PMOS晶体管的栅极耦合到所述第五反相器的输入节点;以及第五NMOS晶体管,所述第五NMOS晶体管的漏极耦合到所述第五反相器的输出,所述第五NMOS晶体管的源极耦合到所述参考节点,并且所述第五NMOS晶体管的栅极耦合到所述第五反相器的输入节点;所述第六反相器包括:第六PMOS晶体管,所述第六PMOS晶体管的源极耦合到所述电源节点,所述第六PMOS晶体管的漏极耦合到所述第六反相器的输出,并且所述第六PMOS晶体管的栅极耦合到所述第六反相器的输入节点;以及第六NMOS晶体管,所述第六NMOS晶体管的漏极耦合到所述第六反相器的输出,所述第六NMOS晶体管的源极耦合到所述参考节点,并且所述第六NMOS晶体管的栅...

【专利技术属性】
技术研发人员:H·拉瓦特A·帕沙克
申请(专利权)人:意法半导体国际有限公司
类型:新型
国别省市:荷兰,NL

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