形成ESD器件及其结构的方法技术

本发明专利技术涉及形成ESD器件及其结构的方法。在一个实施方案中，ESD器件被配置成包括协助形成所述ESD器件的触发的触发器件。所述触发器件被配置成响应于输入电压具有不小于所述ESD器件的所述触发值的值而启动晶体管或SCR的晶体管。

Methods to form ESD devices and their structures

The invention relates to a method for forming ESD devices and their structures. In one embodiment, the ESD device is configured to include a trigger device to assist in forming the triggering of the ESD device. The trigger device is configured to start transistors of transistors or SCR in response to the input voltage having a value of not less than the trigger value of the ESD device.

【技术实现步骤摘要】
形成ESD器件及其结构的方法
本专利技术总体上涉及电子器件，更具体而言涉及静电放电保护器件及形成静电放电保护器件的方法。
技术介绍
在过去，半导体行业利用不同方法及结构以形成静电放电(ESD)保护器件。在一些应用中，ESD器件可用于保护连接至可以3Gbps以上的高数据速率运作的高速串行数据接口(诸如HDMI、USB3.0及类似接口)的电路。用于保护信号线的ESD器件通常应具有低电容及插入损耗以维持信号完整性。信号在线的正常运作电压水平随技术进步而继续降低。一些先前ESD保护电路在ESD瞬变期间具有相对较高箝位电压且还可具有相对较高动态电阻(Rdyn)。高箝位电压可导致损坏连接至信号线的收发器及/或其它器件。因此，需具有一种静电放电(ESD)器件，其具有低电容、对正及负ESD事件反应、具有低箝位电压、制作中易于控制、具有可被控制的箝位电压及/或具有低动态电阻。附图说明图1示意图示根据本专利技术的静电放电(ESD)保护器件或ESD器件的一部分的实施方案。图2是根据本专利技术的图1的ESD器件的V-I特性的实例的曲线图；图3图示根据本专利技术的图1的ESD器件的一部分的实施方案的实例的放大平面图。图4图示根据本专利技术的图1及图3的ESD器件的截面图的实施方案的实例。图5图示根据本专利技术的处于形成ESD器件的方法的实施方案的实例的一个阶段上的图1及图3至图4的ESD器件的截面图。图6图示根据形成根据本专利技术的图1及图3至图4的ESD器件的方法的实施方案的实例的后续形成阶段；图7图示根据形成根据本专利技术的图1及图3至图4的ESD器件的方法的实施方案的实例的另一形成阶段；图8示意图示根据本专利技术的作为图1及图3至图7的ESD器件的替代实施方案的另一ESD器件的一部分的实施方案；图9是图示根据本专利技术的图8的ESD器件的V-I特性的实例的曲线图；图10图示根据本专利技术的图8的ESD器件的截面图的实施方案的实例；图11示意图示根据本专利技术的作为图8及图10的ESD器件的替代实施方案的另一ESD器件的一部分的实施方案；图12示意图示根据本专利技术的作为图1、图3至图8及图10至图11的ESD器件的替代实施方案的另一ESD器件的一部分的实施方案；及图13图示根据本专利技术的图12的ESD器件的截面图的实施方案的实例。具体实施方式为(诸)阐释的简单及明了起见，图示中的组件不一定按比例绘制，除非另有规定，组件的一些可能为阐释的目的而夸大且不同图示中的相同参考数字指示相同组件。此外，为描述的简单起见省略众所周知的步骤及组件的描述及细节。如本文中所使用，载流电极意指携载电流穿过器件的器件的组件，诸如MOS晶体管的源极或漏极或双极晶体管的射极或集极或二极管的阴极或阳极及控制穿过器件的电流的器件的组件，诸如MOS晶体管的闸极或双极晶体管的基极。虽然在本文中将器件说明为特定N沟道或P沟道器件或特定N型或P型掺杂区域，但是一般技术人员应了解补充器件根据本专利技术也可行。一般技术人员了解导电类型指的是传导透过其发生的机制，诸如透过电洞或电子的传导，因此且导电类型并非指的是掺杂浓度而是掺杂类型，诸如P型或N型。一般技术人员应了解如本文中所使用的涉及电路运作的词期间、同时及时并非意指行动在初始行动时立即发生的精确术语而是可能存在由初始行动开始的反应之间的一些小的但合理的延迟，诸如不同传播延迟。此外，术语同时意指特定行动至少在初始行动的持续时间的一些部分内发生。词大约或实质上的使用意指组件的值具有预计接近规定值或位置的参数。但是，如所属技术中已知，总是存在微小变化，这些变化阻止值或位置完全如所述。所属技术中已知高达至少百分的十(10%)(及对于半导体掺杂浓度而言高达百分的二十(20%))的变化偏离精确如所述的理想目标的合理变化。当参考信号的状态使用时，术语“断言”意指信号的活动状态且术语“否定”意指信号的非活动状态。信号的实际电压值或逻辑状态(诸如“1”或“0”)取决于使用正逻辑或负逻辑。因此，断言取决于使用正逻辑或负逻辑可以是高电压或高逻辑或低电压或低逻辑且否定取决于使用正逻辑或负逻辑可以是低电压或低状态或高电压或高逻辑。本文中，使用正逻辑惯例，但是所属领域技术人员了解还可使用负逻辑惯例。技术方案或/及实施方式中的术语第一、第二、第三及类似术语如在组件的名称的一部分中使用是用于区分类似组件且不一定用于以排序、以时间、以空间或以任意其它方式描述次序。应了解如此使用的术语在适当环境下可互换且本文中所述的实施方案能够以除本文所述或所示以外的其它次序运作。为图示的明了起见，器件结构的掺杂区域被图示为具有大致直线边缘及精确角度边角。但是，所属领域技术人员了解由于掺杂物的扩散及活化，掺杂区域的边缘通常可能并非直线且边角可能并非精确角度。此外，描述图示单元设计(其中主体区域是多个单元区域)而非单体设计(其中主体区域由形成为长形形态，通常蛇形形态的单个区域组成)。但是，本描述旨在适用于单元实施方式及单个基底实施方式。图1示意图示具有低箝位电压、低电容及低动态电阻的静电放电(ESD)保护器件或ESD器件15的一部分的实施方案。器件15包括两个端子(输入端子或输入端12)及第二端子(诸如公共回线20)。器件15被配置成在输入端12与端子20之间提供ESD保护及在其间形成低箝位电压。器件15还配置为在输入端12与端子20之间具有低电容。器件15包括输入二极管14、形成为硅控整流器(SCR)的配置的两个晶体管17及18及阈值器件或触发器件21。SCR配置通过组件16以一般方式图示。在一个实施方案中，器件21可形成为齐纳二极管，但在其它实施方案中，器件21可以是形成触发电压的其它器件，诸如P-N二极管或一组串联P-N二极管。在正常运作中，作为非限制实例，器件15被偏压至正常运作电压，诸如介于大约器件21的触发电压与大约十分之八伏(0.8V)至三又十分之三伏(3.3V)之间的电压，诸如通过施加偏压电压至输入端12及施加接地参考电压至端子20。由于下文所述的器件15的特性，当输入端12与端子20之间的电压在正常运作电压内变化时，器件15的电容保持为低。但是，所属领域技术人员应了解ESD器件的电容按惯例用跨器件施加的零伏指定。此零电压状态通常被称作零偏压状态。如将在下文中进一步所见，在此零偏压状态下，器件15的下文所述的低电容特征针对二极管14及器件15形成非常低的电容值。图2是图示器件15的例示性实施方案的运作期间的V-I特性的实例的曲线图71。横坐标指示输入端12与端子20之间的电压且纵坐标指示至输入端12的电流流动。标记为Vt的点图示器件15的触发电压的实例。此描述参考图1及图2。在正ESD期间，输入端12与端子20之间的电压增大。随着输入端12上的ESD电压增大但小于器件15的触发电压，低值ESD电流可从输入端12流动至端子20。此ESD电流在图2中图示为零(0)伏电压与点Vt之间的电流值。ESD电流的第一部分可经由晶体管17的射极-基极结及器件21的反向偏压结而从输入端12流动至晶体管17的基极及流动至端子20。来自输入端12的ESD电流的第二部分可因正常晶体管效应而从输入端12流动且穿过晶体管17的射极至集极。当输入端12上的电压达到器件21因此器件15的触发电压(诸如图示在点Vt上)时本文档来自技高网...

【技术保护点】
1.一种ESD器件，其包括：所述ESD器件的输入端；所述ESD器件的公共回线；第一导电类型的半导体衬底；第二导电类型的第一半导体层，其在所述半导体衬底上且具有第一掺杂浓度；第一封阻结构，其形成为具有周边的第一闭合多边形，所述周边围绕所述第一半导体层的第一部分；第一晶体管，其形成在所述第一半导体层上并在所述半导体衬底的所述第一部分内，所述第一晶体管具有耦合至所述输入端或所述公共回线中的一个的第一载流电极，所述第一晶体管具有控制电极及第二载流电极；所述第一导电类型的第一半导体区域，其在所述第一半导体层的所述第一部分内，其中所述第一半导体区域形成所述第一晶体管的一部分，所述第一半导体区域具有大于所述第一半导体层的所述第一掺杂浓度的第二掺杂浓度；第一低电容二极管，其形成在所述第一半导体层上且在所述半导体衬底的所述第一部分外部，所述第一低电容二极管串联耦合在所述第一晶体管的所述输入端与所述第一载流电极之间；第一导体，其具有形成在开口中的第一导体部分，其延伸穿过所述第一半导体层至所述半导体衬底的一部分且物理地电接触所述半导体衬底的一部分，所述第一导体具有电耦合至所述第一晶体管的所述第二载流电极的第二导体部分；及触发器件，其形成在所述第一半导体层上并在所述第一半导体层的所述第一部分内，所述触发器件具有触发电压且耦合至所述第一晶体管的所述控制电极，其中所述触发器件被配置成响应于所述ESD器件的所述输入端接收不小于所述触发器件的所述触发电压的电压而启动所述第一晶体管。...

【技术特征摘要】
2012.12.09 US 61/735,036;2013.10.09 US 14/049,5011.一种ESD器件，其包括：所述ESD器件的输入端；所述ESD器件的公共回线；第一导电类型的半导体衬底；第二导电类型的第一半导体层，其在所述半导体衬底上且具有第一掺杂浓度；第一封阻结构，其形成为具有周边的第一闭合多边形，所述周边围绕所述第一半导体层的第一部分；第一晶体管，其形成在所述第一半导体层上并在所述半导体衬底的所述第一部分内，所述第一晶体管具有耦合至所述输入端或所述公共回线中的一个的第一载流电极，所述第一晶体管具有控制电极及第二载流电极；所述第一导电类型的第一半导体区域，其在所述第一半导体层的所述第一部分内，其中所述第一半导体区域形成所述第一晶体管的一部分，所述第一半导体区域具有大于所述第一半导体层的所述第一掺杂浓度的第二掺杂浓度；第一低电容二极管，其形成在所述第一半导体层上且在所述半导体衬底的所述第一部分外部，所述第一低电容二极管串联耦合在所述第一晶体管的所述输入端与所述第一载流电极之间；第一导体，其具有形成在开口中的第一导体部分，其延伸穿过所述第一半导体层至所述半导体衬底的一部分且物理地电接触所述半导体衬底的一部分，所述第一导体具有电耦合至所述第一晶体管的所述第二载流电极的第二导体部分；及触发器件，其形成在所述第一半导体层上并在所述第一半导体层的所述第一部分内，所述触发器件具有触发电压且耦合至所述第一晶体管的所述控制电极，其中所述触发器件被配置成响应于所述ESD器件的所述输入端接收不小于所述触发器件的所述触发电压的电压而启动所述第一晶体管。2.根据权利要求1所述的ESD器件，其还包括形成在所述第一半导体区域内的所述第二导电类型的一第二半导体区域，所述第二半导体区域延伸至所述第一半导体区域中不大于一微米且具有大于所述第二掺杂浓度的第三掺杂浓度。3.根据权利要求1所述的ESD器件，其中所述第二导体部分电耦合至所述第一半导体区域。4.根据权利要求1所述的ESD器件，其中所述第一晶体管是SCR的一部分，其包括第二晶体管，所述第二晶体管形成在所述第一半导体层的所述第一部分中，其中所述第一半导体区域形成所述第一晶体管的所述第二载流电极及所述第二晶体管的控制电极且其中所述第一半导体层的所述第一部分形成所述第一晶体管的所述控制电极。5.根据权利要求1所述的ESD器件，其还包括形成在所述第一半导体区域内的所述第二导电类型的第二半导体区域，所述第二半导体区域延伸至所述第一半导体区域中不大于一微米，其中所述第二半导体区域形成所述第一晶体管的所述第一载流电极且所述第一半导体区域形成所述第一晶体管的所述控制电极且其中所述触发器件的一部分形成在所述第一半导体区域与第二半导体区域之间的结上。6.根据权利要求5所述的ESD器件，其还包括第二封阻结构，其形成为具有周边的第二闭合多边形，所述周边围绕所述第一半导体层的所述第一部分外部的所述第一半导体层的第二部分，第二低电容二极管形成在所述第一半导体层的所述第二部分内，所述第二低电容二极管耦合在所述输入端与所述第一晶体管的所述第二载流电极之间。7.根据权利要求5所述的ESD器件，其还包括所述第一导电类型的第三半导体区域，其在所述第一半导体区域内且邻接所述第二半导体区域。8.一种形成ESD器件的方法，其包括：提供第一导电类型的半导体衬底，所述半导体衬底具有第一表面及第二表面；在所述半导体衬底的所述第一表面上形成第二导电类型的第一半导体层，所述第一半导体层具有第一峰值掺杂浓度；形成所述第二导电类型的第一半导体区域，其定位在所述半导体衬底与所述第一半导体层之间，所述第一半导体区域具有大于所述第一峰值掺杂浓度的第二峰值掺杂浓度，其中所述第一半导体区域的至少一部分与所述半导体衬底形成第一齐纳二极管；在所述第一半导体层的第一部分内形成所述第一导电类型的第二半导体区域，所述第二半导体区域具有大于所述第一峰值掺杂浓度的所述第二峰值掺杂浓度，其中所述第二半导体区域形成第一晶体管的控制电极；形成围绕所述第一半导体区域的所述第一部分的周边的第一隔离结构；在所述第二半导体区域内形成第三半导体区域，所述第三半导体区域具有所述第二导电类型，其中所述第三半导体区域形成所述第一晶体管的第一载流电极；及形成第二隔离结构，其围绕所述第一半导体区域的所述第一部分外部的所述第一半导体区域的第二部分的周边，其中所述第一半导体区域的所述第二部分形成第一二极管，所述第一二极管具有第一载流电极和第二载流电极，其中所述第一二极管的第一载流电极耦合至所述第一齐纳二极管的第一载流电极，并且其中所述第一二极管的第二载流电极耦合至所述ESD器件的输入端...

【专利技术属性】
技术研发人员：D·D·马里罗，陈宇鹏，R·沃尔，U·夏尔马，H·Y·吉，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：美国,US