PTP域中的网络设备及TOD同步方法技术

本公开提供了一种PTP域中的网络设备及TOD同步方法，涉及网络通信技术领域，该设备包括主控制器、可编程逻辑器件和PHY芯片，主控制器用于在获取到主从设备间的时钟偏差时，将时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；可编程逻辑器件用于在主控制器的触发下生成时间同步脉冲信号，将时间同步脉冲信号分别发送给各个PHY芯片；PHY芯片用于在接收到时间同步脉冲信号后，读取上述时钟偏差进行TOD同步。本公开的网络设备及TOD同步方法，提升了PHY芯片的时间同步效率，进而可以保障PTP域中设备的时间同步性能。

Network devices and TOD synchronization methods in PTP domain

The present disclosure provides a network device and a TOD synchronization method in the PTP domain, which involves the field of network communication technology, which includes a master controller, a programmable logic device, and a PHY chip. The master controller sets the clock bias to the registers of each PHY chip respectively when obtaining clock deviations between the master and the slave devices. The pulse width and delay time of the programmable logic device are set up to trigger the programmable logic device to generate the time synchronization pulse signal, and the programmable logic device is used to generate the time synchronization pulse signal under the trigger of the main controller, and send the time synchronization pulse signals to each PHY chip respectively; the PHY chip is used in the reception. After the time synchronization pulse signal is read, the above clock deviation is read for TOD synchronization. The open network device and TOD synchronization method enhance the time synchronization efficiency of the PHY chip, thereby ensuring the time synchronization performance of the device in the PTP domain.

【技术实现步骤摘要】
PTP域中的网络设备及TOD同步方法
本公开涉及网络通信
，尤其是涉及一种PTP域中的网络设备及TOD同步方法。
技术介绍
在网络通信过程中，许多业务的正常运行都要求时钟同步，即，整个网络设备之间的时间或频率差保持在合理的误差水平内，如PTP(PrecisionTimeProtocol，高精度的时间同步协议)机制，该机制下时间精度可以达到亚微妙，主从设备之间通过PTP协议报文的交互，从设备可以计算出和主设备之间的时间偏差(Offset)，从而纠正从设备的本地时间，完成主从设备之间的时间同步。通常，设备上会有多个PHY(PhysicalLayer)芯片，每个PHY芯片上都有一个PTP模块，因此，每个设备可以包括多个PTP模块，组成Multi-PTP-Device系统，在处于精度要求较高的场景中，快速有效地设置上述时间偏差，并且保证各个PHY上的TOD(TimeOfDay，时间信息)同步至关重要。而现有技术中，从设备在得到上述时间偏差后，需要由时钟信号进行触发后才能生效，如1PPS的时钟信号，该时钟信号通过CPLD或者时钟缓存(BUFF)送到各个PHY芯片，以触发PHY芯片进行TOD更新。这种同步方式下，各个PHY芯片需要等1PPS的时钟信号来临后才能进行TOD更新，导致时间同步效果差。
技术实现思路
有鉴于此，本公开的目的在于提供一种PTP域中的网络设备及TOD同步方法，以提升网络设备的时间同步效果。第一方面，本公开实施方式提供了一种PTP域中的网络设备，包括：主控制器，用于在获取到主从设备间的时钟偏差时，将时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；可编程逻辑器件，用于在主控制器的触发下，生成时间同步脉冲信号，将时间同步脉冲信号分别发送给网络设备的各个PHY芯片；PHY芯片，用于在接收到时间同步脉冲信号后，根据寄存器中的时钟偏差进行TOD同步。第二方面，本公开实施方式还提供了一种PTP域中的TOD同步方法，该方法应用于上述第一方面所述的PTP域中的网络设备，该方法包括：获取主从设备间的时钟偏差，将时钟偏差分别设置于各个PHY芯片的寄存器；以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发可编程逻辑器件生成时间同步脉冲信号；通过可编程逻辑器将时间同步脉冲信号分别发送给网络设备的各个PHY芯片，以触发PHY芯片根据寄存器中的时钟偏差进行TOD同步。本公开实施方式带来了以下有益效果：本公开实施方式提供的一种PTP域中的网络设备及TOD同步方法，能够在PTP域中的网络设备获取到主从设备间的时钟偏差时，通过可编程逻辑器件触发该网络设备的各个PHY芯片进行TOD同步，该同步方式不需要PHY芯片再等待1PPS的时钟信号后进行TOD同步，缩短了全网TOD同步的时间，当PTP域中的主设备时钟时间变化时，从设备时钟能迅速跟随，提高了PTP域中各网络设备之间的定时同步能力，在一定程度上保障了用户对于PTP的性能和稳定性的要求。本公开的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本公开而了解。本公开的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。为使本公开的上述目的、特征和优点能更明显易懂，下文特举较佳实施方式，并配合所附附图，作详细说明如下。附图说明为了更清楚地说明本公开具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施方式，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本公开实施方式提供的一种主从关系示意图；图2为本公开实施方式提供的一种PTP域中的网络设备的结构示意图；图3为本公开实施方式提供的另一种PTP域中的网络设备的结构示意图；图4为本公开实施方式提供的另一种PTP域中的网络设备的结构示意图；图5为本公开实施方式提供的一种时钟同步协议原理示意图；图6为本公开实施方式提供的一种PTP域中的网络设备的硬件电路框图；图7为本公开实施方式提供的一种PTP域中的TOD同步方法的流程图。具体实施方式为使本公开实施方式的目的、技术方案和优点更加清楚，下面将结合附图对本公开的技术方案进行清楚、完整地描述，显然，所描述的实施方式是本公开一部分实施方式，而不是全部的实施方式。基于本公开中的实施方式，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本公开保护的范围。通常，应用了PTP协议的网络称为PTP域，PTP域中可以有多个网络设备，包括主设备和从设备，多个网络设备之间基于PTP协议交互信息。整个PTP域的参考时间就是最优时钟(GrandmasterClock，GM)，最优时钟的时间最终将被同步到整个PTP域中，因此也称其为时钟源。主从设备之间的时间同步，可以通过以太网实现，而PTP域中的主从关系(Master-Slave)是相对而言的，对于相互同步的一对时钟节点来说，存在如下主从关系：(1)主/从节点：发布同步时间的时钟节点称为主节点(MasterNode)，而接收同步时间的时钟节点则称为从节点(SlaveNode)。(2)主/从时钟：主节点上的时钟称为主时钟(MasterClock)，对应的设备为主设备，而从节点上的时钟则称为从时钟(SlaveClock)，对应的设备为从设备。以图1所示的主从关系示意图为例进行说明，圆框标识表示主节点的端口，方框标识表示从节点的端口，其中，图1中的设备BC2包括两个主节点端口和一个从节点端口，因此，对于下游设备来说(如，设备TC3)BC2是主节点，但对于上游设备来说(如，设备TC2)，BC2又是从节点，因此，上述PTP域中的主从关系，都是相对而言的。本公开实施方式，以PTP域中的从设备角度进行描述。为便于对本实施方式进行理解，首先对主设备和从设备之间通过报文交互确定时钟偏差的过程进行介绍，如图2所示的一种PTP报文收发过程示意图。其主设备和从设备均包括协议层，如PTP协议，IP协议等；接口层，如驱动接口等；MAC层和物理层(PHY层)。其中，PHY层包括PHY芯片和CPU。在确定主从关系后，主从设备之间通过PTP报文交互并记录报文收发时间的方式，可以计算出主从设备之间的时钟偏差。通常，PTP域中，主设备和从设备之间通过PTP报文交互，可以实现主从关系的建立、时间和频率同步。根据报文是否携带时间戳，可以将PTP报文分为两类，事件报文和通用报文。事件报文：时间概念报文，在进出设备端口时，打上精确的时间戳，通过报文携带的时间戳，可以计算链路延迟。事件报文通常包含以下4种：Sync、Delay_Req、Pdelay_Req和Pdelay_Resp。通用报文：非时间概念报文，在进出设备不会产生时间戳，用于主从关系的建立、时间信息的请求和通告。通用报文包含以下6种：Announce、Follow_Up、Delay_Resp、Pdelay_Resp_Follow_Up、Management和Signaling。以请求应答机制为例，报文交互的过程如下：(1)在进行PTP报文交互时本文档来自技高网...

【技术保护点】
1.一种PTP域中的网络设备，其特征在于，包括：主控制器，用于在获取到主从设备间的时钟偏差时，将所述时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发所述可编程逻辑器件生成时间同步脉冲信号；所述可编程逻辑器件，用于在所述主控制器的触发下，生成所述时间同步脉冲信号，将所述时间同步脉冲信号分别发送给所述网络设备的各个PHY芯片；所述PHY芯片，用于在接收到所述时间同步脉冲信号后，根据所述寄存器中的时钟偏差进行TOD同步。

【技术特征摘要】
1.一种PTP域中的网络设备，其特征在于，包括：主控制器，用于在获取到主从设备间的时钟偏差时，将所述时钟偏差分别设置于各个PHY芯片的寄存器，以及设置可编程逻辑器件的脉冲宽度和延迟时间，以触发所述可编程逻辑器件生成时间同步脉冲信号；所述可编程逻辑器件，用于在所述主控制器的触发下，生成所述时间同步脉冲信号，将所述时间同步脉冲信号分别发送给所述网络设备的各个PHY芯片；所述PHY芯片，用于在接收到所述时间同步脉冲信号后，根据所述寄存器中的时钟偏差进行TOD同步。2.根据权利要求1所述的网络设备，其特征在于，所述主控制器包括：设置单元，用于通过驱动程序将所述时钟偏差分别设置于各个所述PHY芯片的寄存器。3.根据权利要求1所述的网络设备，其特征在于，所述主控制器还包括：触发器，用于在所述时钟偏差分别设置于各个所述PHY芯片的寄存器之后，向脉冲设置单元发送触发信号；所述脉冲设置单元，用于收到所述触发信号后，设置所述可编程逻辑器件的脉冲宽度和延迟时间；所述可编程逻辑器件还用于监听到所述脉冲宽度和所述延迟时间设置完成后，当等待时长达到所述延迟时间时，向所述网络设备的每个所述PHY芯片发送宽度为所述脉冲宽度的时间同步脉冲信号。4.根据权利要求1所述的网络设备，其特征在于，所述可编程逻辑器件与各个所述PHY芯片通过脉冲输入引脚连接；所述可编程逻辑器件通过所述脉冲输入引脚发送所述时间同步脉冲信号。5.根据权利要求1所述的网络设备，其特征在于，所述PHY芯片还用于在发送或接收PTP报文时，向所述主控制...

【专利技术属性】
技术研发人员：薛鸿飞，肖冰，
申请(专利权)人：新华三技术有限公司，
类型：发明
国别省市：浙江,33