一种时钟产生电路制造技术

本发明专利技术实施例提供一种时钟产生电路，包括驱动电路、交叉耦合电路和输出模块，其中，驱动电路包括：第一反相器，第一反相器的输入端接收时钟输入信号，第一反相器的输出端与输出模块的控制端相连；第二反相器，第二反相器的输出端与交叉耦合电路的第一控制端相连；延迟模块，延迟模块的输入端分别与第一反相器的输出端和输出模块的控制端相连，延迟模块的输出端分别与交叉耦合电路的第二控制端和第二反相器的输入端相连，延迟模块用于对第一反相器的输出信号进行延迟。本发明专利技术实施例可以有效降低时钟产生电路的功耗。

A clock generation circuit

An embodiment of the invention provides a clock generation circuit, which includes a driving circuit, a cross coupling circuit and an output module. The driving circuit includes a first inverter, a first inverter input terminal receives a clock input signal, the output end of the first inverter is connected with the control end of the output module; the second inverter, second The output end of the inverter is connected with the first control end of the cross coupling circuit; the delay module is connected to the output and output module of the first inverter, and the output end of the delay module is connected to the second control end of the cross coupling circuit and the input of the second inverter respectively, Yan Chimo. The block is used to delay the output signal of the first inverter. The embodiment of the invention can effectively reduce the power consumption of the clock generation circuit.

【技术实现步骤摘要】
一种时钟产生电路
本专利技术涉及电路
，特别是涉及一种时钟产生电路。
技术介绍
图1是传统两倍电源摆幅的时钟产生电路，P’是P增强型场效应晶体管，N1’～N5’是N增强型场效应晶体管，C1’、C2’和Cload’是电容，VCC’是电源电压。图1中，N1’和N2’采用交叉耦合的结构，N1’的栅端接到N2’的源端，N1’的源端接到N2’的栅端。时钟产生电路开始启动时，N4’和N5’将结点A’和结点B’钳位在VCC’-Vthn’的电位，Vthn’是N增强型场效应晶体管的阈值。Vin’是时钟输入，电路工作时，参照图2，假设Vin’由0变成VCC’，那么结点C’的电位由VCC’变成0，结点D’由0变成VCC’。由于电容两端的电压不能突变，结点B’电压被抬高到2*VCC’，N1’导通，结点A’电压为VCC’，N2’关断，N3’关断，P’导通，Vout’从0逐渐上升到2*VCC’。传统两倍电源摆幅的时钟产生电路存在以下缺点：Vout’从0逐渐上升到2*VCC’的过程中电荷全部由反相器INV2’提供，由于C2’有寄生电容，反相器INV2’所要提供的电荷Qt’＝Cload’*2*VCC’+Q1’，Q1’是C2’损失的电荷，Q1’＝2*VCC’*C2’，该电荷Qt’较大，导致传统两倍电源摆幅的时钟产生电路的功耗较大。
技术实现思路
鉴于上述问题，本专利技术实施例的目的在于提供一种时钟产生电路，以解决传统两倍电源摆幅的时钟产生电路的功耗大的问题。为了解决上述问题，本专利技术实施例公开了一种时钟产生电路，包括驱动电路、交叉耦合电路和输出模块，其中，所述驱动电路包括：第一反相器，所述第一反相器的输入端接收时钟输入信号，所述第一反相器的输出端与所述输出模块的控制端相连；第二反相器，所述第二反相器的输出端与所述交叉耦合电路的第一控制端相连；延迟模块，所述延迟模块的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述延迟模块的输出端分别与所述交叉耦合电路的第二控制端和所述第二反相器的输入端相连，所述延迟模块用于对所述第一反相器的输出信号进行延迟。可选地，所述延迟模块包括：延迟单元，所述延迟单元包括2N个依次连接的第三反相器，所述延迟单元的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连；N为大于0的整数；或门，所述或门的第一输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述或门的第二输入端与所述延迟单元的输出端相连，所述或门的输出端作为所述延迟模块的输出端。可选地，所述交叉耦合电路包括：第一NMOS管，所述第一NMOS管的漏端和栅端分别与电源相连；第二NMOS管，所述第二NMOS管的漏端与所述电源相连，所述第二NMOS管的源端与所述第一NMOS管的源端相连；第三NMOS管，所述第三NMOS管的漏端和栅端分别与所述电源相连；第四NMOS管，所述第四NMOS管的漏端与所述电源相连，所述第四NMOS管的源端与所述第三NMOS管的源端相连；第一电容，所述第一电容的一端分别与所述第一NMOS管的源端、所述第二NMOS管的源端和所述第四NMOS管的栅端相连，所述第一电容的另一端作为所述交叉耦合电路的第二控制端；第二电容，所述第二电容的一端分别与所述第三NMOS管的源端、所述第四NMOS管的源端和所述第二NMOS管的栅端相连，所述第二电容的一端作为所述交叉耦合电路的输出端，所述第二电容的另一端作为所述交叉耦合电路的第一控制端。可选地，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管和所述第四NMOS管为增强型NMOS管。可选地，所述输出模块包括：PMOS管，所述PMOS管的栅端与所述第一反相器的输出端相连，所述PMOS管的漏端与所述交叉耦合电路的输出端相连；第五NMOS管，所述第五NMOS管的栅端分别与所述PMOS管的栅端和所述第一反相器的输出端相连，所述第五NMOS管的漏端与所述PMOS管的源端相连，所述第五NMOS管的源端接地；第三电容，所述第三电容的一端分别与所述第五NMOS管的漏端和所述PMOS管的源端相连，所述第三电容的另一端接地，所述第三电容的一端作为所述时钟产生电路的输出端。可选地，所述PMOS管为增强型PMOS管，所述第五NMOS管为增强型NMOS管。本专利技术实施例包括以下优点：通过在时钟产生电路的驱动电路中增加延迟模块，设置延迟模块的输入端分别与第一反相器的输出端和输出模块的控制端相连，延迟模块的输出端分别与交叉耦合电路的第二控制端和第二反相器的输入端相连，延迟模块对第一反相器的输出信号进行延迟。这样，由于延迟模块的延迟作用，在时钟产生电路的输出电压从0逐渐上升到2*电源电压的过程中，第二反相器只需提供输出电压从电源电压逐渐上升到2*电源电压的过程中的电荷，与传统两倍电源摆幅的时钟产生电路相比，有效降低了一半功耗。附图说明图1是传统两倍电源摆幅的时钟产生电路的结构示意图；图2是传统两倍电源摆幅的时钟产生电路的时序示意图；图3是本专利技术的一种时钟产生电路实施例的结构框图；图4是本专利技术的一种时钟产生电路实施例的结构示意图；图5是本专利技术的一种时钟产生电路实施例的时序示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。参照图3，其示出了本专利技术的一种时钟产生电路实施例的结构框图，该时钟产生电路包括驱动电路1、交叉耦合电路2和与交叉耦合电路2的输出端相连的输出模块3，其中，驱动电路1具体可以包括如下模块：第一反相器11，第一反相器11的输入端接收时钟输入信号Vin，第一反相器11的输出端与输出模块3的控制端相连；第二反相器12，第二反相器12的输出端与交叉耦合电路2的第一控制端相连；延迟模块13，延迟模块13的输入端分别与第一反相器11的输出端和输出模块3的控制端相连，延迟模块13的输出端分别与交叉耦合电路2的第二控制端和第二反相器12的输入端相连，延迟模块13用于对第一反相器11的输出信号进行延迟。由于延迟模块13的延迟作用，当时钟输入信号Vin处于上升沿时，延迟模块13的输出端信号较第一反相器11的输出端将有延迟。在延迟模块13对第一反相器11的输出信号进行延迟的时间内，由电源提供电荷，时钟产生电路的输出端电压Vout从0逐渐上升到电源电压；延迟模块13对第一反相器11的输出信号进行延迟后，由第二反相器12提供电荷，时钟产生电路的输出端电压Vout从电源电压逐渐上升到2*电源电压。这样，在时钟产生电路的输出端电压Vout从0逐渐上升到2*电源电压的过程中，电荷损耗仅为时钟产生电路的输出端电压Vout从电源电压逐渐上升到2*电源电压时的电荷损耗，与传统两倍电源摆幅的时钟产生电路相比，本专利技术实施例的时钟产生电路有效降低了一半功耗。可选地，参照图4，延迟模块13可以包括：延迟单元131，延迟单元131包括2N个依次连接的第三反相器133，延迟单元131的输入端分别与第一反相器11的输出端和输出模块3的控制端相连；N为大于0的整数；或门132，或门132的第一输入端分别与第一反相器11的输出端和输出模块3的控制端相连，或门132的第二输入端与延迟单元131的输出端相连，或门132的输出端作为延迟模块13的输出端。图4中，N本文档来自技高网...

【技术保护点】
1.一种时钟产生电路，其特征在于，包括驱动电路、交叉耦合电路和输出模块，其中，所述驱动电路包括：第一反相器，所述第一反相器的输入端接收时钟输入信号，所述第一反相器的输出端与所述输出模块的控制端相连；第二反相器，所述第二反相器的输出端与所述交叉耦合电路的第一控制端相连；延迟模块，所述延迟模块的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述延迟模块的输出端分别与所述交叉耦合电路的第二控制端和所述第二反相器的输入端相连，所述延迟模块用于对所述第一反相器的输出信号进行延迟。

【技术特征摘要】
1.一种时钟产生电路，其特征在于，包括驱动电路、交叉耦合电路和输出模块，其中，所述驱动电路包括：第一反相器，所述第一反相器的输入端接收时钟输入信号，所述第一反相器的输出端与所述输出模块的控制端相连；第二反相器，所述第二反相器的输出端与所述交叉耦合电路的第一控制端相连；延迟模块，所述延迟模块的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述延迟模块的输出端分别与所述交叉耦合电路的第二控制端和所述第二反相器的输入端相连，所述延迟模块用于对所述第一反相器的输出信号进行延迟。2.根据权利要求1所述的时钟产生电路，其特征在于，所述延迟模块包括：延迟单元，所述延迟单元包括2N个依次连接的第三反相器，所述延迟单元的输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连；N为大于0的整数；或门，所述或门的第一输入端分别与所述第一反相器的输出端和所述输出模块的控制端相连，所述或门的第二输入端与所述延迟单元的输出端相连，所述或门的输出端作为所述延迟模块的输出端。3.根据权利要求1所述的时钟产生电路，其特征在于，所述交叉耦合电路包括：第一NMOS管，所述第一NMOS管的漏端和栅端分别与电源相连；第二NMOS管，所述第二NMOS管的漏端与所述电源相连，所述第二NMOS管的源端与所述第一NMOS管的源端相连；第三NMOS管，所述第三NMOS管的漏端和栅端分别与所述电源相连；第四NMOS管，所述第四NMOS管的漏端与所述电源...

【专利技术属性】
技术研发人员：方海彬，刘铭，
申请(专利权)人：北京兆易创新科技股份有限公司，合肥格易集成电路有限公司，
类型：发明
国别省市：北京,11