半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，其课题在于提高半导体器件的可靠性。在半导体器件中，外延层(EPI2)的宽度比外延层(EPI1)的宽度大，与元件隔离部(STI)相接的外延层(EPI2)的端部的厚度比与元件隔离部(STI)相接的外延层(EPI1)的端部的厚度小，元件隔离部(STI)与插塞(PLG2)之间的最短距离(L2)比元件隔离部(STI)与插塞(PLG1)之间的最短距离(L1)大。

Semiconductor devices and their manufacturing methods

The invention provides a semiconductor device and a manufacturing method thereof, and its subject is to improve the reliability of semiconductor devices. In semiconductor devices, the width of the epitaxial layer (EPI2) is larger than the epitaxial layer (EPI1), and the thickness of the end of the epitaxial layer (EPI2) connected to the component isolation unit (STI) is smaller than the end of the epitaxial layer (EPI1) connected with the component isolation unit (STI), and the shortest distance (L2) between the component separation unit (STI) and the plug (PLG2) is compared to the component isolation unit (EPI1). STI) is larger than the shortest distance (L1) between the plug and plug (PLG1).

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体器件及其制造技术，例如涉及一种适用于在SOI(SiliconOnInsulator：绝缘体上硅)衬底形成有场效应晶体管的半导体器件及其制造技术的有效技术。
技术介绍
在日本特开2014-236097号公报(专利文献1)中，例如记载了一种以覆盖与半导体层相邻的元件隔离部的上表面的端部的方式、且以较宽的宽度来形成在SOI衬底上部的半导体层上形成的外延层的技术。现有技术文献专利文献1：日本特开2014-236097号公报例如，有时在SOI衬底的半导体层上形成场效应晶体管的源极区域及漏极区域，并在该源极区域及漏极区域上分别连接插塞。这种情况下，因光刻技术的对位精度不同，有时插塞的形成位置会从SOI衬底的半导体层向与半导体层相邻的元件隔离部侧偏移。这时，若层间绝缘膜与元件隔离部由相同的材料构成，则存在如下的隐患：在为了形成插塞而对层间绝缘膜进行蚀刻时，元件隔离部也会被蚀刻，导致插塞到达SOI衬底的支承衬底。于是，产生形成在SOI衬底的半导体层上的场效应晶体管与SOI衬底的支承衬底会导通，致使场效应晶体管无法再正常动作的隐患。因此，在SOI衬底的半导体层上形成场效应晶体管的技术中，即使在插塞的形成位置发生了偏移的情况下，也希望设法使插塞与SOI衬底的支承衬底不导通。
技术实现思路
其它课题和新的特征将从本说明书的叙述及附图中来明确。在一个实施方式的半导体器件中，第二外延层的宽度比第一外延层的宽度大，与元件隔离部相接的第二外延层的端部的厚度比与元件隔离部相接的第一外延层的端部的厚度小，元件隔离部与第二插塞之间的最短距离比元件隔离部与第一插塞之间的最短距离大。专利技术效果根据一个实施方式，能够提高半导体器件的可靠性。附图说明图1是对SOI衬底特有的改善余地进行说明的图。图2是对SOI衬底特有的改善余地进行说明的图。图3是在SOI衬底的半导体层上形成外延层的剖视图。图4是对图3所示的构造的改善余地进行说明的图。图5是示出针对图4所示的改善余地所想出的办法的图。图6是对本专利技术人新发现的见解进行说明的图。图7是对图6所示的结构的改善余地进行说明的图。图8的(a)是示意性示出使有源区域的宽度(栅极宽度方向)发生变化后的情况下的SOI层(半导体层+外延层)的形状变化的图，图8的(b)是示出有源区域的宽度(W)与SOI层的厚度(半导体层+外延层的厚度)的关系的图表。图9是示出使用外延生长法使外延层在SOI衬底的半导体层上生长时的生长面的图。图10是示意性示出“台阶”的形状的图。图11是示意性示出“弯折”的形状的图。图12是对形成“边端拉伸构造”的机制(mechanism)进行说明的图。图13是对形成“刻面(facet)结构”的机制进行说明的图。图14是示意性示出实施方式1的半导体器件的结构的俯视图。图15是沿图14的A-A线截断的剖视图。图16是沿图14的B-B线截断的剖视图。图17是示出实施方式1的半导体器件的制造工序的剖视图。图18是示出继图17之后的半导体器件的制造工序的流程的流程图。图19是示出继图18之后的半导体器件的制造工序的剖视图。图20是示出继图19之后的半导体器件的制造工序的剖视图。图21是示出继图20之后的半导体器件的制造工序的流程的流程图。图22是示出继图21之后的半导体器件的制造工序的剖视图。图23是示出继图22之后的半导体器件的制造工序的剖视图。图24是示意性示出实施方式2中的半导体器件的结构的俯视图。图25是对插塞向支承衬底的穿透进行说明的图。图26是沿图24的A-A线截断的剖视图。图27是示意性示出变形例中的半导体器件的结构的俯视图。附图标记说明1SSOI衬底ACT1有源区域ACT2有源区域BOX埋入绝缘层EPI1外延层EPI2外延层GE1栅电极GE2栅电极L1最短距离L2最短距离PLG1插塞PLG2插塞Q1场效应晶体管Q2场效应晶体管SL半导体层STI元件隔离部SUB支承衬底具体实施方式在以下实施方式中，为了方便说明，在必要时分割成多个部分或实施方式来进行说明，但除了已特别明示的情况之外，这些部分或实施方式并不是彼此无关的，而是处于一方为另一方的局部或全部的变形例、详细内容、补充说明等的关系。另外，在以下实施方式中，当提到要素的数量等(包括个数、数值、量、范围等)时，除了已特别明示的情况以及理论上已明确限定为特定的数量的情况等之外，并不限定于该特定的数量，而是还可以为特定的数量以上或以下。而且，在以下实施方式中，除了已特别明示的情况以及理论上已明确认为必须的情况等之外，其构成要素(也包括要素步骤等)当然也并不一定是必须的。同样地，在以下实施方式中，当提到构成要素等的形状、位置关系等时，除了已特别明示的情况以及理论上已明确认为并非如此的情况等之外，实质上也包括与其形状等近似或类似的情况等。这点对于上述数值及范围也是一样的。另外，在用于说明实施方式的所有附图中，原则上对同一部件标记同一附图标记，并省略其重复说明。此外，为了易于理解附图，有时即使是俯视图也会标记剖面线。(实施方式1)<改善的研究>为了实现半导体器件的高集成化，将场效应晶体管基于标度律进行了微型化。然而，在微型化的场效应晶体管中，由于短沟道效果和阈值电压的变动变得明显化，所以会导致半导体器件的性能下降。关于这点，形成在SOI衬底上的场效应晶体管与形成在半导体衬底(体衬底)上的场效应晶体管相比，由于短沟道效果和阈值电压的变动不易明显化，所以半导体器件的性能优异。因此，例如在电路线宽为90nm左右的时代以后的半导体器件中，有时还会采用将场效应晶体管形成在SOI衬底上的技术。尤其是当作为形成在SOI衬底上的场效应晶体管而采用全耗尽型晶体管时，全耗尽型晶体管从抑制短沟道效果的观点来看非常优异，并且由于不会向沟道区域内导入杂质，所以也能充分抑制因杂质的变动而导致的阈值电压的变动。因此，通过采用全耗尽型晶体管，能够提供一种性能优异的半导体器件。然而，在全耗尽型晶体管中，由于需要使半导体层(硅层)完全耗尽，所以需要使SOI衬底的半导体层的厚度非常薄。这种情况下，本专利技术人研究发现：由于SOI衬底的半导体层的厚度很薄，所以与半导体层连接的插塞会穿透半导体层及埋入绝缘层到达至支承衬底。以下，对这点进行说明。首先，如图1所示，在由支承衬底SUB、埋入绝缘层BOX和半导体层SL构成的SOI衬底1S的表面形成有元件隔离部STI。在支承衬底SUB上形成有阱WL。而且，在形成有元件隔离部STI的SOI衬底1S上例如形成有由氧化硅膜构成的层间绝缘膜IL。接着，如图2所示，通过使用光刻技术及蚀刻技术，形成贯穿层间绝缘膜IL而到达SOI衬底1S的半导体层SL的接触孔CNT。这时，由于层间绝缘膜IL由氧化硅膜形成、且SOI衬底1S的半导体层SL由硅层形成，所以可认为半导体层SL成为蚀刻终止部，且形成在层间绝缘膜IL上的接触孔CNT在半导体层SL露出的时间点停止。然而，根据本专利技术人的研究，例如若在SOI衬底1S上形成完全耗尽型的场效应晶体管，则需要使半导体层SL的厚度非常薄。这种情况下，若半导体层SL的厚度非常薄，则无法充分发挥半导体层SL作为蚀刻终止部的作用，如图2所示，接触孔CNT会穿透硅层SL。而且本文档来自技高网...

【技术保护点】
1.一种半导体器件，其具备：SOI衬底，其由支承衬底、形成在所述支承衬底上的埋入绝缘层、和形成在所述埋入绝缘层上的半导体层构成，且形成有元件隔离部，并具有第一有源区域、和通过所述元件隔离部而与所述第一有源区域分离的第二有源区域；第一外延层，其形成在所述第一有源区域的所述半导体层上；第二外延层，其形成在所述第二有源区域的所述半导体层上；第一插塞，其与所述第一外延层连接；和第二插塞，其与所述第二外延层连接，所述半导体器件的特征在于，第一方向上的所述第二有源区域的宽度比所述第一方向上的所述第一有源区域的宽度大，与所述元件隔离部相接的所述第二外延层的端部的厚度比与所述元件隔离部相接的所述第一外延层的端部的厚度小，所述元件隔离部与所述第二插塞之间的所述第一方向上的第二最短距离，比所述元件隔离部与所述第一插塞之间的所述第一方向上的第一最短距离大。

【技术特征摘要】
2016.12.28 JP 2016-2556831.一种半导体器件，其具备：SOI衬底，其由支承衬底、形成在所述支承衬底上的埋入绝缘层、和形成在所述埋入绝缘层上的半导体层构成，且形成有元件隔离部，并具有第一有源区域、和通过所述元件隔离部而与所述第一有源区域分离的第二有源区域；第一外延层，其形成在所述第一有源区域的所述半导体层上；第二外延层，其形成在所述第二有源区域的所述半导体层上；第一插塞，其与所述第一外延层连接；和第二插塞，其与所述第二外延层连接，所述半导体器件的特征在于，第一方向上的所述第二有源区域的宽度比所述第一方向上的所述第一有源区域的宽度大，与所述元件隔离部相接的所述第二外延层的端部的厚度比与所述元件隔离部相接的所述第一外延层的端部的厚度小，所述元件隔离部与所述第二插塞之间的所述第一方向上的第二最短距离，比所述元件隔离部与所述第一插塞之间的所述第一方向上的第一最短距离大。2.根据权利要求1所述的半导体器件，其特征在于，所述第二有源区域的所述宽度比250nm大。3.根据权利要求1所述的半导体器件，其特征在于，所述第二最短距离为60nm以上。4.根据权利要求1所述的半导体器件，其特征在于，所述第二最短距离为90nm以上。5.根据权利要求1所述的半导体器件，其特征在于，在俯视时，所述第二插塞与所述元件隔离部之间存在所述第二外延层。6.根据权利要求1所述的半导体器件，其特征在于，在所述第一有源区域内形成有包含栅电极的第一场效应晶体管，所述第一方向为栅极宽度方向。7.根据权利要求6所述的半导体器件，其特征在于，所述第一场效应晶体管为全耗尽型晶体管。8.根据权利要求7所述的半导体器件，其特征在于，所述半导体层的厚度为5nm以上20nm以下，所述埋入绝缘层的厚度为5nm以上20nm以下。9.一种半导体器件，具备：SOI衬底，其由支承衬底、形成在所述支承衬底上的埋入绝缘层、和形成在所述埋入绝缘层上的半导体层构成，且形成有元件隔离部，并具有在俯视时由所述元件隔离部包围的有源区域；外延层，其形成在所述有源区域的所述半导体层上；和插塞，其与所述外延层连接，所述半导体器件的特征在于，所述外延层具有：宽幅部，其在俯视时第一方向上的宽度为第一宽度；和多个窄幅部，其在俯视时各自的所述第一方向上的宽度是比所述第一宽度...

【专利技术属性】
技术研发人员：门岛胜，藤泽雅彦，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP