一种测试电路、闪存和测试系统技术方案

本发明专利技术提供一种测试电路、闪存和测试系统，测试电路包括：第一加压模块，与闪存中至少一个叠栅NMOS管的栅端相连，接收第一耐压控制信号和擦除控制信号，当第一耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，与闪存中至少一个叠栅NMOS管的PWELL端相连，接收第二耐压控制信号和擦除控制信号，当第二耐压控制信号有效且擦除控制信号无效时，向至少一个叠栅NMOS管的PWELL端施加负电压。本发明专利技术在进行耐压测试过程中，存储单元没有Over‑erase效应产生，无需进行Over‑erase Correction的过程，因此，有效减小了耐压测试时间和耐压测试成本。

A test circuit, flash memory and test system

The present invention provides a test circuit, flash memory and test system. The test circuit includes: the first pressure module is connected to the gate end of at least one cascade NMOS tube in the flash memory, receiving the first voltage control signal and erasing control signal, and at least one cascade N when the first voltage control signal is effective and erasing the control signal is invalid. A positive voltage is imposed on the gate end of the MOS tube; the second compression module is connected to the PWELL end of at least one cascades NMOS tube in the flash memory, receiving the second voltage control signal and erasing control signal, and when the second voltage control signal is effective and the erasing control signal is invalid, the negative voltage is applied to the PWELL end of at least one cascade NMOS tube. In the process of pressure testing, the storage unit has no Over erase effect, without Over erase Correction, thus effectively reducing the pressure test time and pressure testing cost.

【技术实现步骤摘要】
一种测试电路、闪存和测试系统
本专利技术涉及存储器
，特别是涉及一种测试电路、一种闪存和一种测试系统。
技术介绍
NORFlash(闪存)芯片采用叠栅NMOS管，如图1所示，叠栅NMOS管包括栅端-控制栅Gc和浮置栅Gf，栅端-控制栅Gc和浮置栅Gf重叠。对NORFlashCell(单元)进行Program(编程)的方式是采用热电子注入使浮置栅Gf充电的方式，而对NORFlashCell进行Erase(擦除)的过程是利用隧道效应，使得浮置栅Gf上的电子通过隧道区A释放掉的过程。当对NORFlashCell进行Erase操作时，施加在控制栅Gc和源端S上的电压，通过浮置栅Gf-源端S间的电容和浮置栅Gf-控制栅Gc间的电容分压到隧道区A上。为了使施加到隧道区A上的电压尽量大，需要尽可能减小浮置栅Gf-源端S间的电容，这要求隧道区A的面积制作的非常小。因此，在制作NORFlashCell时，对NORFlashCell的氧化层厚度和耐压特性都有比较高的要求。在对NORFlash进行CP(CircuitProbin，晶圆测试)测试中，一个很重要的测试环节就是对NORFlashcell进行耐压测试。这是因为在对NORFlashCell进行Erase操作时，通常会在栅端施加负压(-9V)，在PWELL端施加较高的正压(9V)，以满足Erase操作在强度和速度上的要求。但因为浮置栅Gf-沟道间的氧化层极薄，浮置栅Gf-沟道间产生巨大场强时易导致氧化层击穿，因此，需要通过耐压测试找到NORFlashcell所能承受的最大压差。现有技术中，耐压测试会参照Erase操作的加压方式，直接在栅端-控制栅Gc施加负压(-9V)，在PWELL端施加正压(9V)，持续一定时间，这个过程相当于几十次的Erase。如果NORFlashcell的耐压能力有限，浮置栅Gf-沟道间的氧化层会被击穿，从而产生较大的穿通电流，由此，耐压能力弱的NORFlashcell即被挑选出来。现有技术中的耐压测试方式存在以下缺陷：耐压测试类似于进行Erase操作的过程，这样某些Erase速度强度较快的NORFlashcell就会有Over-erase(过擦除)效应产生(即NORFlashcell的VT电压降到0V以下)，Over-erase的NORFlashcell所产生的漏电流会影响对其它耐压能力弱的NORFlashcell的耐压性判断。因此，现有技术中的耐压测试中还包含一个Over-eraseCorrection(校正)过程，以消除Over-erase效应的影响。而增加的Over-eraseCorrection过程，大大增加了耐压测试的时间。
技术实现思路
鉴于上述问题，本专利技术实施例的目的在于提供一种测试电路、一种闪存和一种测试系统，以解决现有技术中的耐压测试方式耐压测试时间长的问题。为了解决上述问题，本专利技术实施例公开了一种测试电路，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。可选地，所述第一耐压控制信号在高电平时有效，或所述第一耐压控制信号在低电平时有效。可选地，所述第二耐压控制信号在高电平时有效，或所述第二耐压控制信号在低电平时有效。可选地，所述擦除控制信号在高电平时无效，或所述擦除控制信号在低电平时无效。可选地，所述第一加压模块包括：第一反相器，所述第一反相器的输入端接收所述第一耐压控制信号，所述第一反相器的电源端与所述正电压的提供端相连；第一PMOS管，所述第一PMOS管的栅端与所述第一反相器的输出端相连，所述第一PMOS管的源端与所述正电压的提供端相连，所述第一PMOS管的漏端与所述至少一个叠栅NMOS管的栅端相连；第一与非门，所述第一与非门的第一输入端接收所述擦除控制信号，所述第一与非门的第二输入端接收地址译码信号，所述第一与非门的电源端与所述闪存的电源端相连；第二反相器，所述第二反相器的输入端与所述第一与非门的输出端相连，所述第二反相器的电源端与所述闪存的电源端相连；第一双阱NMOS管，所述第一双阱NMOS管的栅端与所述第二反相器的输出端相连，所述第一双阱NMOS管的漏端分别与所述第一PMOS管的漏端和所述至少一个叠栅NMOS管的栅端相连，所述第一双阱NMOS管的P阱端与所述负电压的提供端相连，所述第一双阱NMOS管的N阱端与所述闪存的电源端相连。可选地，所述第二加压模块包括：第三反相器，所述第三反相器的输入端接收所述第二耐压控制信号；第二与非门，所述第二与非门的第一输入端接收所述擦除控制信号，所述第二与非门的第二输入端与所述第三反相器的输出端相连，所述第二与非门的电源端与所述闪存的电源端相连；第四反相器，所述第四反相器的输入端与所述第二与非门的输出端相连，所述第四反相器的电源端与所述闪存的电源端相连；第五反相器，所述第五反相器的输入端与所述第四反相器的输出端相连，所述第五反相器的电源端与所述正电压的提供端相连；第二PMOS管，所述第二PMOS管的栅端与所述第五反相器的输出端相连，所述第二PMOS管的源端与所述正电压的提供端相连，所述第二PMOS管的漏端与所述至少一个叠栅NMOS管的PWELL端相连；第二双阱NMOS管，所述第二双阱NMOS管的栅端接收所述第二耐压控制信号，所述第二双阱NMOS管的漏端分别与所述第二PMOS管的漏端和所述至少一个叠栅NMOS管的PWELL端相连，所述第二双阱NMOS管的P阱端与所述负电压的提供端相连，所述第二双阱NMOS管的N阱端与所述闪存的电源端相连。为了解决上述问题，本专利技术实施例还公开了一种闪存，包括至少一个所述的测试电路和多个存储单元，每个所述存储单元由叠栅NMOS管构成，每个所述叠栅NMOS管与一所述测试电路相连。为了解决上述问题，本专利技术实施例还公开了一种测试系统，包括所述的闪存和控制器，所述控制器分别与所述闪存中的各测试电路相连，所述控制器用于产生第一耐压控制信号、第二耐压控制信号和擦除控制信号，并分别输出至所述各测试电路。本专利技术实施例包括以下优点：在对闪存进行耐压测试时，若第一加压模块接收的第一耐压控制信号有效且擦除控制信号无效时，则第一加压模块分别向至少一个叠栅NMOS管的栅端施加正电压，若第二加压模块接收的第二耐压控制信号有效且擦除控制信号无效，则第二加压模块分别向至少一个叠栅NMOS管的PWELL端施加负电压，直至所有叠栅NMOS管均被施加电压。在测试电路对叠栅NMOS管进行耐压测试的过程中，由于叠栅NMOS管的栅端承受正电压，叠栅NMOS管的PWELL端承受负电压，叠栅NMOS管对应的存储单元不会产生Over-erase效应，无需进行O本文档来自技高网...

【技术保护点】
1.一种测试电路，其特征在于，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。

【技术特征摘要】
1.一种测试电路，其特征在于，应用于闪存，所述闪存包括多个存储单元，每个所述存储单元由叠栅NMOS管构成，所述测试电路包括：第一加压模块，所述第一加压模块与至少一个所述叠栅NMOS管的栅端相连，所述第一加压模块用于接收第一耐压控制信号和擦除控制信号，当所述第一耐压控制信号有效且所述擦除控制信号无效时，所述第一加压模块向所述至少一个叠栅NMOS管的栅端施加正电压；第二加压模块，所述第二加压模块与所述至少一个叠栅NMOS管的PWELL端相连，所述第二加压模块用于接收第二耐压控制信号和所述擦除控制信号，当所述第二耐压控制信号有效且所述擦除控制信号无效时，所述第二加压模块向所述至少一个叠栅NMOS管的PWELL端施加负电压。2.根据权利要求1所述的测试电路，其特征在于，所述第一耐压控制信号在高电平时有效，或所述第一耐压控制信号在低电平时有效。3.根据权利要求1所述的测试电路，其特征在于，所述第二耐压控制信号在高电平时有效，或所述第二耐压控制信号在低电平时有效。4.根据权利要求1所述的测试电路，其特征在于，所述擦除控制信号在高电平时无效，或所述擦除控制信号在低电平时无效。5.根据权利要求1所述的测试电路，其特征在于，所述第一加压模块包括：第一反相器，所述第一反相器的输入端接收所述第一耐压控制信号，所述第一反相器的电源端与所述正电压的提供端相连；第一PMOS管，所述第一PMOS管的栅端与所述第一反相器的输出端相连，所述第一PMOS管的源端与所述正电压的提供端相连，所述第一PMOS管的漏端与所述至少一个叠栅NMOS管的栅端相连；第一与非门，所述第一与非门的第一输入端接收所述擦除控制信号，所述第一与非门的第二输入端接收地址译码信号，所述第一与非门的电源端与所述闪存的电源端相连；第二反相器，所述第二反相器的输入端与所述第一与非门的输出端相连，所述第二反相器的电源端与所述闪存的电源端相连；第一双阱NMOS管，所述第一双...

【专利技术属性】
技术研发人员：胡洪，张赛，张建军，
申请(专利权)人：北京兆易创新科技股份有限公司，
类型：发明
国别省市：北京,11