电子器件及其操作方法技术

本发明专利技术提供了一种电子器件以及一种电子器件的操作方法。根据一些示例实施例的电子器件包括：时钟管理电路，其配置为控制时钟信号；及处理器电路，其直接连接至时钟管理电路，并配置为根据处理器电路的操作状态，将用于时钟信号的时钟控制请求提供给时钟管理电路。

Electronic devices and their operating methods

The invention provides an electronic device and an operation method of an electronic device. Electronic devices based on some example embodiments include: clock management circuits configured to control clock signals; and processor circuits, which are directly connected to a clock management circuit, and configured to provide clock control for clock signals to a clock management circuit according to the operating state of the processor circuit.

【技术实现步骤摘要】
电子器件及其操作方法相关申请的交叉引用本申请要求于2016年12月26日提交至韩国知识产权局的韩国专利申请No.10-2016-0179164的优先权，该申请全部内容以引用方式并入本文中。
本公开涉及电子器件及其操作方法。
技术介绍
在电子器件的多个器件集成在一个芯片上的系统芯片(SoC)中，可易于执行功率管理。在某些情况下，如果和/或当执行用于禁用集成在SoC上的器件的时钟的时钟门控时，可减少器件的动态功率。在某些情况下，如果和/或当针对特定器件执行时钟门控时，中央处理单元(CPU)可访问该器件的驱动器，以检查工作队列，并且如果工作队列是空的，则CPU可确定该器件处于空闲状态。此后，CPU可控制作为集成在SoC中的器件之一的时钟管理单元(CMU)，通过CMU的驱动器以门控器件的时钟。
技术实现思路
提供一种电子器件及其操作方法，通过所述电子器件及其操作方法可降低动态功率。将在下面的描述中部分地阐述其它方面，并且部分地通过描述中明显得出其它方面，或可通过一些示例实施例的实践习得其它方面。根据一些示例实施例，一种电子器件可包括时钟管理电路和直接连接到时钟管理电路的处理器电路。时钟管理电路可配置为控制时钟信号。处理器电路配置为根据处理器电路的操作状态，将与时钟信号相关联的时钟控制请求通信至时钟管理电路。根据一些示例实施例，一种电子器件的操作方法可包括：确定电子器件的处理器电路的操作状态；并基于使用处理器电路，根据处理器电路的操作状态，将与时钟信号相关联的时钟控制请求直接通信至时钟管理电路。根据一些示例实施例，一种电子器件可包括：第一处理器电路和第二处理器电路，它们配置为支持硬件高速缓存一致性；以及时钟管理电路，其配置为控制第一处理器电路的时钟信号和第二处理器电路的时钟信号。第二处理器电路可配置为，基于确定第二处理器电路已从第一处理器电路接收到高速缓存一致性信号，将时钟启用请求通信至时钟管理电路。时钟管理电路可配置为，响应于时钟启用请求，启用第二处理器电路。根据一些示例实施例，一种电子器件可包括存储指令程序的存储器和处理器。处理器可配置为执行指令程序，以确定与处理器相关联的操作状态，并根据处理器的操作状态，将与时钟信号相关联的时钟控制请求通信至时钟管理电路。附图说明通过以下结合附图描述的实施例，这些和/或其它方面将更清楚、更容易地理解，其中：图1示出了根据一些示例实施例的电子器件；图2是示出了根据一些示例实施例的电子器件的内部结构的框图；图3示出了根据一些示例实施例的电子器件的时钟控制操作；图4示出了根据一些示例实施例在时钟管理请求接口和时钟管理单元(CMU)之间的操作；图5示出了根据一些示例实施例基于时钟管理请求确定单元的确定结果，将时钟启用请求或时钟禁用请求发送至CMU的操作；图6是根据一些示例实施例的时钟管理请求接口和高速缓存一致性接口的框图；图7是根据一些示例实施例的电子器件的操作方法的流程图；以及图8是根据一些示例实施例确定处理器的操作状态的方法的流程图。具体实施方式现在参考示出了示例的附图详细描述示例实施例，其中相同的附图标记始终用于表示相同的元件。就这一点而言，一些示例实施例可具有不同的形式，并且不应理解为仅限于本文所阐述的描述。因此，下面仅参考附图描述示例实施例来解释各方面。如本文所使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任意和所有组合。下面将参照附图详细描述各示例实施例。下面将要描述的示例实施例可以经各种不同形式的修改后实施。为清楚描述示例实施例的特征，将不会详细描述对于示例实施例所属领域的普通技术人员广泛知晓的要素。在此，当一个元件连接到另一元件上时，所述一个元件不仅可以直接连接到另一元件上，而且还可以利用另一个介入其间的元件电连接到另一元件上。如果假设某一元件包括某一元件，术语“包括”表示相应元件可进一步包括其它元件，除非书面声明了与相应元件相反的特定含义。图1示出了根据一些示例实施例的电子器件。参照图1，根据一些示例实施例的电子器件100可包括中央处理单元(CPU)110、数字信号处理器(DSP)120、存储器130、图形处理单元(GPU)140及时钟管理单元(CMU)150。然而，这样的结构只是示例，并且电子器件100还可包括各种其它器件。例如，电子器件100还可包括输入/输出(I/O)接口。CPU110、DSP120、GPU140和CMU150中的每个可分别包括配置以实现CPU110、DSP120、GPU140和CMU150的电子线路的实例。CPU110、DSP120、GPU140和CMU150中的一个或多个可包括处理器。本文所称的处理器可替换地称为“处理器电路”和/或“处理装置”。诸如CPU110、DSP120、GPU140和CMU150的处理装置可包括一个或多个电子线路的实例，这些电子线路根据它们的功能分别配置为，通过接收数据、存储数据、计算数据和输出数据来对数据进行处理。诸如CPU110、DSP120、GPU140和CMU150的处理装置可以是与不同类型的处理装置(例如，不同的处理器电路类型)相关联的处理装置(“处理器电路”)。这样的处理装置可分别包括用于数据处理的高速缓存111、121和141。电子器件100可支持用于在高速缓存111、121和141之间共享所存储的数据的高速缓存一致性。可以通过硬件间的直接连接，而不是软件处理来支持高速缓存一致性。这将在下面详细描述。存储器130(也可替代性地称为“存储器装置”)可包括电子线路的实例，其配置为存储操作系统(OS)、各种程序和与电子器件100的驱动有关的数据。可将存储在存储器130中的数据提供给每个处理装置。在一些示例实施例中，基于执行存储在存储器130中的指令程序，CPU110、DSP120、GPU140和CMU150可各自配置为实现本文描述的功能和/或单元、元件等的一个或多个实例。存储器130可以是存储一个或多个指令程序的非暂时性计算机可读存储介质。CMU150可包括配置为管理电子器件100的时钟信号的电子线路的实例。CMU150可控制输入到诸如CPU110、DSP120、存储器130、GPU140等的每一个器件的时钟信号。更具体地，CMU150选择性启用或禁用输入到每一个器件的时钟信号。本文可替换地将时钟管理单元(CMU)称作“时钟管理电路”。分离的器件连接到总线160。总线160可包括系统总线，并可以实现为应用具有特定标准总线规范的协议的总线。例如，作为标准总线规范，可应用先进RISC机器(ARM)的高级微控制器总线架构(AMBA)协议。另外，其它类型的协议，如，SONICs公司的uNetwork、IBM的CoreConnect、OCP-IP的开放内核协议(OpenCoreProtocol)等，也可应用到系统总线。可利用系统芯片(SoC)实现电子器件100。换句话说，CPU110、DSP120、存储器130、GPU140和CMU150可集成到一个芯片上。图2是示出了根据一些示例实施例的电子器件的内部结构的框图。参照图2，电子器件200可包括CMU210和处理器220。如图2所示，处理器220可包括高速缓存221、状态寄存器222、时钟管理请求确定单元223和时钟管理请求接口224。高速缓存本文档来自技高网...

【技术保护点】
1.一种电子器件，包括：时钟管理电路，其配置为控制时钟信号；以及处理器电路，其直接连接到所述时钟管理电路，所述处理器电路配置为根据所述处理器电路的操作状态，将与所述时钟信号相关联的时钟控制请求通信至所述时钟管理电路。

【技术特征摘要】
2016.12.26 KR 10-2016-01791641.一种电子器件，包括：时钟管理电路，其配置为控制时钟信号；以及处理器电路，其直接连接到所述时钟管理电路，所述处理器电路配置为根据所述处理器电路的操作状态，将与所述时钟信号相关联的时钟控制请求通信至所述时钟管理电路。2.根据权利要求1所述的电子器件，其中，所述处理器电路包括直接连接到所述时钟管理电路的时钟管理请求接口，并且所述处理器电路进一步配置为：存储所述处理器电路的操作状态，并且确定所述处理器电路的存储的操作状态。3.根据权利要求2所述的电子器件，其中所述处理器电路进一步配置为确定所述处理器电路是处于空闲状态还是处于活动状态。4.根据权利要求3所述的电子器件，其中所述处理器电路进一步配置为：基于确定所述处理器电路处于空闲状态，将时钟禁用请求通信至所述时钟管理电路，并且基于确定所述处理器电路处于活动状态，将时钟启用请求通信至所述时钟管理电路。5.根据权利要求3所述的电子器件，其中所述时钟管理电路进一步配置为：基于确定所述时钟管理电路已经接收到来自所述处理器电路的时钟启用请求，启用输入到所述处理器电路的时钟信号；并且基于确定所述时钟管理电路已经接收到来自所述处理器电路的时钟禁用请求，禁用输入到所述处理器电路的时钟信号。6.根据权利要求5所述的电子器件，其中所述时钟管理电路进一步配置为：基于以下确定结果保持输入到所述处理器电路的时钟信号的启用状态，而不禁用所述时钟信号：在所述时钟管理电路处接收到时钟禁用请求，并且在所述时钟管理电路处接收时钟禁用请求与之前紧邻的时钟信号的启用之间的时间间隔小于或等于特定阈值时间。7.根据权利要求2所述的电子器件，其中所述处理器电路包括：处理器状态寄存器，其配置为存储所述处理器电路的管线的状态，并且基于确定所述处理器电路已完成工作队列中最后一个工作，将所述管线的状态更新为空闲状态；以及高速缓存状态寄存器，其配置为存储包括在所述处理器电路中的高速缓存的状态，并且基于确定所述高速缓存完成了请求的工作并处于FIFO空状态，将所述高速缓存的状态更新为空闲状态。8.根据权利要求7所述的电子器件，其中所述高速缓存包括配置为支持高速缓存一致性的高速缓存一致性接口。9.根据权利要求8所述的电子器件，其中所述处理器电路进一步配置为：确定分离的器件是否已经访问所述处理器电路，以及高速缓存一致性流量是否正在通过所述高速缓存一致性接口在所述处理器电路和所述分离的器件之间通信；基于以下确定结果确定所述处理器电路处于空闲状态：所述处理器电路的管线和高速缓存处于空闲状态，所述高速缓存一致性流量没有在所述处理器电路和所述分离的器件之间通信，并且所述分离的器件没有访问所述处理器电路；以及基于以下确定结果确定所述处理器电路处于活动状态：所述处理器电路的管线或高速缓存处于活动状态，所述高速缓存一致性流量正在所述处理器电路和所述分离的器件之间通信，或者所述分离的器件已访问所述处理器电路。10.根据权利要求8所述的电子器件，还包括：配置为支持与所述处理器电路的高速缓存一致性的器件，其中，包括在所述器件中的高速缓存包括配置为支持高速缓存一致性的高速缓存一致性接口，并且所述处理器电路的高速缓存分别通过所述处理器电路的高速缓存一致性接口和所述器件的高速缓存一致性接口直接连接到所述器件的高速缓存，使得所述处理器电路的高速缓存配置为支持硬件高速缓存一致性。11.一种电子器件的操作方法，所述操作方法包括：确定所述电子器件的处理器电路的操作状态；以及基于使用所述处理器电路，根据所述处理器电路的操作状态，将与时钟信号相关联的时钟控制请求直接通信至时钟管理电路。12.根据权利要求11所述的操作方法，其中确定所述处理器电路的操作状态的步骤包括：确定所述处理器电路是处于空闲...

【专利技术属性】
技术研发人员：文东郁，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR