模拟-数字转换器电路制造技术

一种模拟‑数字转换器电路包括：第一模拟‑数字转换器级，包括第一逐次逼近寄存器电路，其被配置成将当前模拟输入信号转换成与当前数字输出信号的最高有效位部分对应的第一数字信号、并产生与当前模拟输入信号与第一数字信号之间的电压值差对应的残余电压；第二模拟‑数字转换器级，耦合至第一模拟‑数字转换器级并包括放大器电路，所述放大器电路被配置成放大残余电压；以及第三模拟‑数字转换器级，耦合至第二模拟‑数字转换器级并包括第二逐次逼近寄存器电路，其被配置成，当第一逐次逼近寄存器电路接收到下一模拟输入信号时，将放大的残余电压转换成与当前数字输出信号的最低有效位部分对应的第二数字信号。

【技术实现步骤摘要】
模拟-数字转换器电路
本专利文件中阐述的技术大体上涉及转换器技术，且更具体来说涉及一种模拟-数字转换器电路。
技术介绍
模拟-数字转换器(analog-to-digitalconverter，ADC)是将模拟信号转换成数字数据的电路元件。举例来说，数字数据可包括若干不同的数字码(digitalcode)、且每一所述数字码可对应于模拟信号的唯一电压或电流电平。互补金属氧化物半导体(complementarymetal-oxidesemiconductor，CMOS)技术的进步已极大地提高了通常需要模拟-数字转换器作为接口的系统(例如，系统芯片(system-on-chip，SOC)电路)的性能。随着这种系统的性能持续提高，模拟-数字转换的性能变得更加重要，这是因为模拟-数字转换开始成为性能以及功耗的系统瓶颈。除了关心功耗之外，在以这种规模化CMOS技术设计模拟-数字转换器时面临的某些挑战包括例如分辨率更高、更高的取样速率导致的更高的带宽等。
技术实现思路
本专利技术实施例公开一种模拟-数字转换器电路。模拟-数字转换器电路包括第一模拟-数字转换器级、第二模拟-数字转换器级、以及第三模拟-数字转换器级。第一模拟-数字转换器级包括第一逐次逼近寄存器电路，所述第一逐次逼近寄存器电路被配置成将当前模拟输入信号转换成与当前数字输出信号的最高有效位部分对应的第一数字信号、并产生与所述当前模拟输入信号与所述第一数字信号之间的电压值差对应的残余电压。第二模拟-数字转换器级耦合至所述第一模拟-数字转换器级，所述第二模拟-数字转换器级包括放大器电路，所述放大器电路被配置成放大所述残余电压。第三模拟-数字转换器级耦合至所述第二模拟-数字转换器级，所述第三模拟-数字转换器级包括第二逐次逼近寄存器电路，所述第二逐次逼近寄存器电路被配置成，当所述第一逐次逼近寄存器电路接收到下一模拟输入信号时，将所述放大的残余电压转换成与所述当前数字输出信号的最低有效位部分对应的第二数字信号。附图说明结合附图阅读以下详细说明，会最佳地理解本专利技术的各个方面。应注意，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1说明根据某些实施例的混合模拟-数字转换器(ADC)的示例性方块图。图2A说明根据某些实施例的图1所示混合模拟-数字转换器的第一逐次逼近寄存器(successiveapproximationregister，SAR)电路的快速模拟-数字转换器(fastanalog-to-digitalconverter，FADC)的示例性电路图。图2B说明根据某些实施例的图1所示混合模拟-数字转换器的第一逐次逼近寄存器电路的残余数字-模拟转换器(residuedigital-to-analogconverter，RDAC)的示例性电路图。图3A说明根据某些实施例的图1所示混合模拟-数字转换器的残余放大器(residueamplifier，RA)电路的示例性电路图。图3B说明根据某些实施例的图3A所示残余放大器电路的电流源的示例性电路图。图4说明根据某些实施例的图1所示混合模拟-数字转换器的第二逐次逼近寄存器电路的示例性电路图。图5A及图5B说明根据某些实施例的执行逐次逼近寄存器技术的方法的示例性流程图。图6说明根据某些实施例的用于操作图1所示混合模拟-数字转换器100的方法的示例性流程图。附图标号说明100：混合模拟-数字转换器；101：模拟输入信号/第一模拟输入信号/模拟输入电压；101’：第二模拟输入信号/模拟输入电压/模拟输入信号；101-1：输入电压/同相输入电压/差分输入电压；101-2：输入电压/异相输入电压/差分输入电压；102：第一逐次逼近寄存器电路/块/电路；102A：快速模拟-数字转换器；102B：残余数字-模拟转换器；103、103’：数字输出信号；105：第一数字信号/数字信号；105’：第一数字信号；107：第二数字信号/数字信号；109、109’：残余电压信号；109-1、109-2：差分信号/差分残余信号/信号；111：放大的残余信号；111-1：输出信号/放大的信号/输入电压/残余电压信号；111-2：输出信号/放大的信号/残余电压信号；113：逐次逼近寄存器控制信号；122：残余放大器电路/块/电路；142：第二逐次逼近寄存器电路/块/电路；162：误差修正电路/块；182：控制逻辑电路；201、303、401：参考电压/地；202、402：逐次逼近寄存器逻辑电路；202clk、402clk：时钟信号；203、403：参考电压；204、404：比较器；204-1、404-1：非反相输入端子/输入端子；204-2、404-2：反相输入端子/输入端子；205、405：共用电压；206、406：第一电容器阵列/电容器阵列；206C1、206C2、206C3、206C4、206C5、208C1、208C2、208C3、208C4、208C5、406C1、406C2、406C3、406C4、406C5、406C6、406C7、406C8、408C1、408C2、408C3、408C4、408C5、408C6、408C7、408C8：电容器；206S1、206S2、206S3、206S4、206S5、208S1、208S2、208S3、208S4、208S5、406S1、406S2、406S3、406S4、406S5、406S6、406S7、406S8、408S1、408S2、408S3、408S4、408S5、408S6、408S7、408S8：位开关；208、408：第二电容器阵列/电容器阵列；209、213、409：逐次逼近寄存器控制信号；210、210’、212、212’、260、260’、262、262’、410、410’、412、412’：开关；211、411：比较结果；231、233、235、237、261、263、265、267、431、433、435、437、y、Y、z、Z：节点；256：第一电容器阵列；256C1、256C2、256C3、256C4、256C5、258C1、258C2、258C3、258C4、258C5：电容器/组件；256S1、256S2、256S3、256S4、256S5、258S1、258S2、258S3、258S4、258S5：位开关/组件；258：第二电容器阵列；300：线；301：Vdd/参考电压；302：电路/第一级；304：电路/第二级；305：使能信号；306：电路/第三级；307：偏压信号；311-2：输入电压；314：电阻器；316：电流源；320：放大器；320-1：反相输入端子；320-2：非反相输入端子；320-3：输出端子；322：电阻器；325：参考电压/Vref；331、333：信号；500、600：方法；502、504、506、508、510、512、514、516、518、520、602、604、606、608、610：操作；bp：底部导电板；IB：过程跟踪电流；M0、M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13、M14、M15、M16、M20、M21、M22、M23、M24、M25、M本文档来自技高网...

【技术保护点】
1.一种模拟‑数字转换器电路，其特征在于，包括：第一模拟‑数字转换器级，包括第一逐次逼近寄存器电路，所述第一逐次逼近寄存器电路被配置成将当前模拟输入信号转换成与当前数字输出信号的最高有效位部分对应的第一数字信号、并产生与所述当前模拟输入信号与所述第一数字信号之间的电压值差对应的残余电压；第二模拟‑数字转换器级，耦合至所述第一模拟‑数字转换器级，所述第二模拟‑数字转换器级包括放大器电路，所述放大器电路被配置成放大所述残余电压；以及第三模拟‑数字转换器级，耦合至所述第二模拟‑数字转换器级，所述第三模拟‑数字转换器级包括第二逐次逼近寄存器电路，所述第二逐次逼近寄存器电路被配置成，当所述第一逐次逼近寄存器电路接收到下一模拟输入信号时，将所述放大的残余电压转换成与所述当前数字输出信号的最低有效位部分对应的第二数字信号。

【技术特征摘要】
2016.12.14 US 62/434,321;2017.05.03 US 15/586,0151.一种模拟-数字转换器电路，其特征在于，包括：第一模拟-数字转换器级，包括第一逐次逼近寄存器电路，所述第一逐次逼近寄存器电路被配置成将当前模拟输入信号转换成与当前数字输出信号的最高有效位部分对应的第一数字信号、并产生与所述当前模拟输入信号与所述第一数字信号之...

【专利技术属性】
技术研发人员：马丁金纽亚，艾力克苏宁，马吉尔甘达拉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71