一种用于逐次逼近式模数转换器的时钟调节电路制造技术

本发明专利技术公开了一种用于逐次逼近式模数转换器的时钟调节电路，该电路包含延迟电路，控制逻辑电路。逐次逼近式模数转换器的时钟信号经过时钟调节电路后进入比较器电路，控制比较器进行电压比较。通过时钟调节电路对时钟信号的调节，利于提高逐次逼近式模数转换器的转换速度，利于降低逐次逼近式模数转换器的功耗。

【技术实现步骤摘要】
一种用于逐次逼近式模数转换器的时钟调节电路
本专利技术涉及一种用于时钟调节电路，适用于包含时钟信号的模数转换器，尤其适用于逐次逼近式模数转换器。
技术介绍
模数转换器是模拟系统与数字系统接口的关键部件，长期以来一直被广泛应用于通信、军事及消费电子等领域，随着计算机和通信产业的迅猛发展，模数转换器在便携式设备上的应用发展迅速，正逐步向高速、高精度和低功耗的方向发展。目前市场上主要的模数转换器类型包括：逐次逼近型(SAR)、Σ-Δ型、流水线型。Σ-Δ型可以实现很高的分辨率，流水线型可以实现很高的采样速率，这两种结构是为了满足特定需求的市场而设计的。逐次逼近式模数转换器是中高分辨率、中速采样率、低功耗应用的常见结构。面对发展迅速的便携式市场，逐次逼近式模数转换器得到需求推动而快速发展，对逐次逼近式模数转换器工作速度要进一步提升，功耗需要进一步下降。本专利技术涉及的时钟调节电路，通过调节逐次逼近式模数转换器中比较器的时钟信号，利于提高逐次逼近式模数转换器的工作速度和降低功耗。
技术实现思路
本专利技术所要解决的技术问题是提高一种用于逐次逼近式模数转换器的时钟调节电路，它可以提高逐次逼近式模数转换器的工作速度和降低逐次逼近式模数转换器的工作功耗。本专利技术的一种用于逐次逼近式模数转换器的时钟调节电路，主要包括延迟电路和控制逻辑电路，所述延迟电路包括若干串联的延迟单元，所述控制逻辑电路包含若干开关。时钟输入信号经过串联的延迟单元，在每个延迟单元后输出一个时钟信号，每个时钟信号连接一个所述控制逻辑电路中的开关，每个开关由控制信号选择其中一路开关导通，将该路时钟信号连接至所述逐次逼近式模数转换器的比较器时钟。上述延迟电路包含若干延迟单元，延迟单元能够通过MOS晶体管、无源电阻、电容实现。上述控制逻辑电路包含若干开关，开关由MOS晶体管实现。附图说明图1是传统逐次逼近式模数转换器结构图图2是本专利技术涉及的逐次逼近式模数转换器结构图图3是本专利技术所涉及的时钟调节电路的详细结构图图4是时钟调节电路工作时序图。具体实施方式下面结合附图和具体实施方式对本专利技术做进一步详细的说明。本专利技术的一种用于逐次逼近式模数转换器时钟调节电路，结构简明，有利于提高逐次逼近式模数转换器的工作速度，有利于降低逐次逼近式模数转换器的功耗，下面结合附图介绍具体实施方式。如图1所示，为传统逐次逼近式模数转换器结构。主要包括采样保持电路，比较器，逐次逼近逻辑电路，数模转换电路。其中输入时钟信号连接到比较器和逐次逼近逻辑电路。比较器的时钟和逐次逼近逻辑电路的时钟是同步的。在此时钟的上升沿至下降沿的高电平期间，数模转换电路输出至比较器一端的电压信号进行建立，并与比较器另一端的来自采样保持电路的电压进行比较，在时钟下降沿时比较器完成电压比较。因此，提高逐次逼近式模数转换器的工作速度需要提高输入时钟的频率，而为保证比较器在更短时间正确完成电压比较，需要增加比较器的功耗。反之，若要降低功耗，为保证电压的正确建立和正确比较，则需要降低输入时钟频率。如图2所示，为本专利技术涉及的逐次逼近式模数转换器结构图。主要包括采样保持电路，比较器，逐次逼近逻辑电路，数模转换电路和时钟调节电路。其中输入时钟信号连接到逐次逼近逻辑电路和时钟调节电路，时钟信号经过时钟调节电路调节后再输入到比较器。相对于传统逐次逼近式模数转换器，本专利技术涉及的逐次逼近式模数转换器增加一个时钟调节电路，比较器的时钟和逐次逼近逻辑电路的时钟不同步，而是经过一定时间的延迟。这样，在输入时钟频率不变情况下逐次逼近式模数转换器完成电压建立和比较的时间就会增加，利于降低比较器的功耗。或者保持功耗不变情况下，提高输入时钟的频率，提高了逼近式模数转换器的工作速度。如图3所示，为本专利技术涉及的逐次逼近式模数转换器的时钟调节电路的详细结构图，主要包括延迟电路和逻辑控制电路。其中延迟电路包含若干延迟单元，其延迟单元由MOS晶体管或无源电阻、电容实现；逻辑电路包含若干开关，其开关由MOS晶体管实现。经过不同延时单元的时钟信号通过逻辑控制电路选择一路输出作为比较器时钟。延迟单元的个数和延迟时间可根据规格需求仿真或测试确定。逻辑开关可由单MOS晶体管或CMOS晶体管实现。如图4所示，为本专利技术涉及的逐次逼近式模数转换器的时钟调节电路工作时序图。T1是逐次逼近逻辑电路时钟上升沿到下降沿的时间，用于传统逐次逼近式模数转换器比较器输入电压建立及比较，而逐次逼近逻辑电路时钟的下降沿到上升沿之间的时间用于比较结果输出及逻辑电路的延迟。T2是逐次逼近逻辑电路时钟上升沿到比较器时钟下降沿的时间，用于本专利技术涉及的逐次逼近式模数转换器比较器输入电压建立及比较，而比较器时钟下降沿到逐次逼近逻辑电路时钟上升沿之间的时间用于比较结果输出及逻辑电路的延迟。T3是T2与T1相差的时间。T2比T1时间长T3，T3的长度可以通过时钟调节电路进行调节。一般逐次逼近式模数转换器输入电压建立及比较所需时间长于比较器结果输出及逻辑电路延迟时间，因此在传统逐次逼近式模数转换器的一个时钟周期内，高电平半个周期的时间用于输入电压建立及比较是限制逐次逼近式模数转换器工作速度的主要因素。本专利技术的一种用于逐次逼近式模数转换器时钟调节电路，在同样输入时钟频率情况下可增加比较器输入电压建立及比较的时间，利于提高逐次逼近式模数转换器的输入时钟，利于降低逐次逼近式模数转换器的功耗。虽然本专利技术利用具体的实施例进行说明，但是对实施例的说明并不限制本专利技术的范围。本领域内的熟练技术人员通过参考本专利技术的说明，在不背离本专利技术的精神和范围的情况下，容易进行各种修改或者可以对实施例进行组合。本文档来自技高网...

【技术保护点】
1.一种用于逐次逼近式模数转换器的时钟调节电路，主要包括延迟电路和控制逻辑电路，所述延迟电路包括若干串联的延迟单元，所述控制逻辑电路包含若干开关，时钟输入信号经过串联的延迟单元，在每个延迟单元后输出一个时钟信号，每个时钟信号连接一个所述控制逻辑电路中的开关，每个开关由控制信号选择其中一路开关导通，将该路时钟信号连接至所述逐次逼近式模数转换器的比较器时钟。

【技术特征摘要】
1.一种用于逐次逼近式模数转换器的时钟调节电路，主要包括延迟电路和控制逻辑电路，所述延迟电路包括若干串联的延迟单元，所述控制逻辑电路包含若干开关，时钟输入信号经过串联的延迟单元，在每个延迟单元后输出一个时钟信号，每个时钟信号连接一个所述控制逻辑电路中的开关，每个开关由控制信号选择其中一路开关...

【专利技术属性】
技术研发人员：赵英瑞，陈艳，杨颖，
申请(专利权)人：上海华虹集成电路有限责任公司，北京中电华大电子设计有限责任公司，
类型：发明
国别省市：上海,31