用于静态随机存取存储器的读取辅助电路制造技术

本公开涉及用于静态随机存取存储器的读取辅助电路。一种存储器电路，包括字线、连接到字线的存储器单元和字线驱动器电路。存储器电路进一步包括读取辅助电路，读取辅助电路包括具有在字线和接地节点之间连接的源极‑漏极路径的n沟道下拉晶体管。偏置电路将偏置电压施加到n沟道下拉晶体管的栅极端子，该偏置电压响应于工艺、电压和温度条件而被调制以便提供受控的字线欠驱动。

【技术实现步骤摘要】
用于静态随机存取存储器的读取辅助电路
本公开涉及集成的存储器电路，并且尤其涉及用于静态随机存取存储器(SRAM)的读取辅助电路。
技术介绍
参考图1，其示出了包括多个存储器单元12的标准存储器电路10的示意图，存储器单元12通常以包括多列和多行的阵列配置。本实施方式中的每个存储器单元12例如是常规的6晶体管(6T)静态随机存取存储器(SRAM)单元12。存储器电路10还包括用于每一行的字线驱动器14和被配置成控制字线驱动器的操作的地址译码器16。每个存储器单元12包括两个交叉耦合的CMOS反相器22和24，每个反相器包括串联连接的p沟道和n沟道MOSFET晶体管对。反相器22和24的输入和输出被耦合以形成具有真数据存储节点QT和互补数据存储节点QB的锁存器电路。单元12还包括两个传输(传输门)晶体管26和28，其栅极端子由耦合到字线驱动器14的输出的字线(WL)驱动。晶体管26的源极-漏极连接在真数据存储节点QT和与真位线(BLT)相关联的节点之间。晶体管28的源极-漏极连接在互补数据存储节点QB和与互补位线(BLB)相关的节点之间。每个反相器22和24中的p沟道晶体管30和32的源极端子被耦合以在高电源节点处接收高电源电压(例如，Vdd)，而每个反相器22和24中的n沟道晶体管34和36的源极端子被耦合以在低电源节点处接收低电源电压(例如，Gnd)。高电源节点处的高电源电压Vdd和低电源节点处的低电源电压Gnd包括用于单元12的电源电压组。字线驱动器电路14包括形成逻辑反相器的串联连接的p沟道和n沟道MOSFET晶体管对。字线驱动器电路14还被耦合以在高电源节点处接收高电源电压(Vdd)并且在低电源节点处以低电源电压(Gnd)为基准。字线驱动器电路14的输入耦合到地址译码器16的输出，并且用于单元12的行的字线(WL)耦合到相应的字线驱动器电路14的输出。地址译码器16接收地址(Addr)，译码所接收的地址并且通过字线驱动器电路14选择性地致动字线。存储器电路10还包括耦合到每个字线(WL)或字线对的读取辅助电路40。提供读取辅助电路40的功能是用于读取受限制的SRAM单元，以在低于技术的最小作用电压的电源电压下操作。用于读取辅助的一种已知的技术是字线降低。在该技术中，字线被读取辅助电路40拉低到低于电源电压的电压，以便为读取和写入操作提供足够的静态噪声容限(SNM)。将会注意到，SNM随工艺、电压和温度(PVT)变化，因此使用PVT跟踪字线欠驱动(WLUD)电压(低于字线驱动器的高电源电压Vdd的电压)以便实现存储器电路的更好的功耗、性能和面积(PPA)数据。现有技术中已知的读取辅助电路40跟踪随工艺和温度而降低的字线电压，但就电压而言不能进行跟踪。由于SNM随着电源电压的增加而增加，这是现有技术读取辅助电路未考虑的重要因素。另外，这种跟踪是重要的，因为WLUD电压也随着电源电压的增加而增加，并且因此可能导致读取操作减慢以及写入失败。为了防止这种故障，存在相关的性能和功率损失以及额外的电路架构开销。因此，本领域需要一种具有工艺、电压和温度跟踪能力的改进的读取辅助电路。
技术实现思路
在一个实施例中，一种电路包括：被配置成耦合到多个存储器单元的字线；具有在字线和接地节点之间连接的源极-漏极路径的下拉晶体管；以及偏置电路，被配置成在读取辅助期间将依赖工艺、电压和温度的偏置电压施加到下拉晶体管的控制端子以提供字线欠驱动。附图说明为了更好地理解实施例，现在将仅以示例的方式参考附图，在附图中：图1是具有读取辅助的标准存储器电路的示意图；图2是具有工艺、电压和温度跟踪能力的读取辅助电路的示意图；图3示出了图2的读取辅助电路的操作波形；以及图4是示出在存储器阵列中使用多个读取辅助电路的框图。具体实施方式现在参考图2，其示出了具有工艺、电压和温度跟踪能力的读取辅助电路40'的示意图。例如，可以使用电路40'来代替图1的现有技术读取辅助电路40。因此，电路40'耦合到多个字线(WL)，字线被耦合到存储器阵列(包括多个存储器单元(诸如，例如，SRAM单元))的行。在另一种实施方式中，还可以针对字线对重复电路40'。例如，对于N个字线，将电路40'重复M次，然后N/M个字线将被耦合到图2的每个电路40'(如在图4中所示)。读取辅助电路40'包括逻辑电路100，其具有被耦合以从地址译码器16接收译码器选择信号(PRECOM)输出的第一输入以及被配置成从时钟生成器电路(未示出)接收读取辅助时钟信号(RACLK)输出的第二输入。逻辑电路100将译码器选择信号和读取辅助时钟信号逻辑地组合以生成读取辅助使能信号(RAEN)。在一个实施例中，逻辑电路100包括逻辑NAND(与非)门，并且因此当启动读取辅助以用于操作时，读取辅助使能信号RAEN被断言为逻辑低(并且相反地，当读取辅助被禁用时，解除断言为逻辑高)。在译码器选择信号PRECOM和读取辅助时钟信号RACLK都为逻辑高时，读取辅助使能信号RAEN的逻辑低值出现。读取辅助电路40'包括多个n沟道下拉晶体管102。每个下拉晶体管102使其源极端子耦合到在低电源节点处的低电源电压Gnd，并且使其漏极端子耦合到一个字线(WL)。下拉晶体管102的栅极端子在节点104处耦合在一起并由控制信号CNT驱动。读取辅助电路40'包括电压跟踪电路110以及工艺和温度跟踪电路112。每个电路110和112被配置成接收读取辅助使能信号RAEN。电压跟踪电路110包括p沟道晶体管120、p沟道晶体管122和n沟道晶体管124，它们的源极-漏极路径在高电源节点处的高电源电压(Vdd)和在低电源节点处的低电源电压Gnd之间串联耦合。更具体地，晶体管120的源极端子耦合到高电源节点，晶体管120的漏极端子在节点126处耦合到晶体管122的源极端子。晶体管122被配置成二极管连接器件，其栅极端子在节点128处耦合到其漏极端子。晶体管124的漏极端子也耦合到节点128，并且晶体管124的源极端子耦合到低电源节点。晶体管120和124的栅极端子被耦合以接收读取辅助使能信号RAEN。电压跟踪电路110还包括n沟道晶体管130和n沟道晶体管132，它们的源极-漏极路径在节点134和低电源节点之间串联耦合。更具体地，晶体管130的漏极端子耦合到节点134，并且晶体管130的源极端子在节点136耦合到晶体管132的漏极端子。晶体管132被配置成二极管连接器件，其栅极端子在节点136耦合到其漏极端子。晶体管132的源极端子耦合到低电源节点。晶体管130的栅极端子耦合到节点128。工艺和温度跟踪电路112包括p沟道晶体管150和n沟道晶体管152，它们的源极-漏极路径在高电源节点和低电源节点之间串联耦合。更具体地，晶体管150的源极端子耦合到高电源节点，且晶体管150的漏极端子在节点134耦合到晶体管152的漏极端子。晶体管152的源极端子耦合到低电源节点。晶体管150和152的栅极端子被耦合以接收读取辅助使能信号RAEN。工艺和温度跟踪电路112还包括n沟道晶体管156和p沟道晶体管158，它们的源极-漏极路径在高电源节点和低电源节点之间串联耦合。更具体地，晶体管156的漏极端子耦合到高电源节点，且晶体管156的本文档来自技高网...

【技术保护点】
1.一种电路，包括：字线，被配置成耦合到多个存储器单元；下拉晶体管，具有在所述字线和接地节点之间连接的源极‑漏极路径；和偏置电路，被配置成在读取辅助期间向所述下拉晶体管的控制端子施加与工艺、电压和温度相关的偏置电压以提供字线欠驱动。

【技术特征摘要】
2016.12.12 US 15/375,3901.一种电路，包括：字线，被配置成耦合到多个存储器单元；下拉晶体管，具有在所述字线和接地节点之间连接的源极-漏极路径；和偏置电路，被配置成在读取辅助期间向所述下拉晶体管的控制端子施加与工艺、电压和温度相关的偏置电压以提供字线欠驱动。2.根据权利要求1所述的电路，还包括字线驱动器电路，所述字线驱动器电路包括p沟道上拉晶体管，所述下拉晶体管是n沟道晶体管。3.根据权利要求1所述的电路，其中所述偏置电路包括：第一n沟道晶体管，在正电源电压节点和所述下拉晶体管的控制端子之间耦合；二极管连接的第一p沟道晶体管，在所述下拉晶体管的控制端子和接地电压节点之间耦合；和在读取辅助期间选择性地将所述第一n沟道晶体管配置成二极管连接配置的电路。4.根据权利要求3所述的电路，其中所述偏置电路还包括：第二n沟道晶体管和二极管连接的第三n沟道晶体管，在所述第一n沟道晶体管的控制端子和所述接地电压节点之间串联耦合；和二极管连接的第二p沟道，在读取辅助期间选择性地在所述正电源电压节点和所述第二n沟道晶体管的控制端子之间耦合。5.根据权利要求1所述的电路，其中所述偏置电路包括：第一晶体管，在第一电源电压节点和所述下拉晶体管的控制端子之间耦合；二极管连接的第二晶体管，在所述下拉晶体管的控制端子和第二电源电压节点之间耦合；和在读取辅助期间选择性地将所述第一晶体管配置成二极管连接配置的电路。6.根据权利要求5所述的电路，其中所述偏置电路还包括：第三晶体管和二极管连接的第四晶体管，在所述第一晶体管的控制端子与所述第一电源电压节点和所述第二电源电压节点中的一个之间串联耦合；和二极管连接的第五晶体管，在读取辅助期间选择性地在所述第一电源电压节点和所述第二电源电压节点中的一个与所述第三晶体管的控制端子之间耦合。7.根据权利要求1所述的电路，其中所述偏置电路包括：n沟道晶体管，在正电源电压节点与所述下拉晶体管的控制端子之间耦合，并且在读取辅助期间操作以响应于快NMOS工艺角而将与所述工艺、电压和温度相关的偏置电压拉向所述正电源电压节点；和p沟道晶体管，在所述下拉晶体管的控制端子与接地电压节点之间耦合，并且在读取辅助期间操作以响应于快PMOS工艺角而将与所述工艺、电压和温度相关的偏置电压拉向所述接地电压节点。8.根据权利要求1所述的电路，其中所述偏置电路包括：晶体管，在正电源电压节点和所述下拉晶体管的控制端子之间耦合，并且在读取辅助期间作为二极管连接的器件操作以响应于温度升高而将与所述工艺、电压和温度相关的偏置电压拉向所述正电源电压节点，以及响应于温度降低而进一步允许与所述工艺、电压和温度相关的偏置电压朝向接地电源电压节点移动。9.根据权利要求1所述的电路，其中所述偏置电路包括：在正电源电压节点和所述下拉晶体管的控制端子之间耦合的第一晶体管；和用于调制所述第一晶体管的控制端子上的电压的装置，使得所述晶体管在读取辅助期间操作，以响应于在所述正电源电压节点处的电源电压的增加而将与所述工艺、电压和温度相关的偏置电压拉向接地电源电压节点，以及响应于所述电源电压的降低而进一步允许与所述工艺、电压和温度相关的偏置电压向所述正电源电压节点移动。10.根据权利要求9所述的电路，其中用于调制的所述装置包括：第二晶体管和二极管连接的第三晶体管，在所述第一晶体管的控制端子与所述接地电源电压节点之间串联耦合；和二极管连接的第四晶体管，在读取辅助期间选择性地在所述正电源电压节点与所述第三晶体管的控制端子之间耦合。11.一种电路，包括：多个字线，每个字线被配...

【专利技术属性】
技术研发人员：A·帕沙克，
申请(专利权)人：意法半导体国际有限公司，
类型：发明
国别省市：荷兰,NL