一种多通道DDR交织控制方法及装置制造方法及图纸

本发明专利技术公开了一种多通道DDR交织控制方法及装置，其中，所述方法包括：接收主机发送的写数据和第一写地址；根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；将所述写反馈消息发送给所述主机。

【技术实现步骤摘要】
一种多通道DDR交织控制方法及装置
本专利技术涉及存储
，尤其涉及一种多通道DDR交织控制方法及装置。
技术介绍
现在的芯片一般都集成了中央处理器(CentralProcessorUnit，CPU)、直接存储器访问(DirectMemoryAccess，DMA)、总线互联、存储器、高速外设和低速外设等组件。随着集成电路工艺的不断提高，芯片的运行频率和性能要求也越来越高，芯片需要的带宽也越来越大，因此常规的双倍速率同步动态随机存储器(DoubleDataRateSynchronousDynamicRandomAccessMemory，DDRSDRAM)子系统已经无法满足系统高带宽的需求，越来越多的片上系统(SystemOnChip，SoC)采用双(多)通道DDR作为动态存储的解决方案，与传统单通道DDR相比具有理论带宽高、传输效率高等特点。目前实现多通道DDR存储系统的数据流多使用的片上网络(NetworkOnChip，NOC)产品进行传输交织控制，该产品具有参数丰富可配置、命令调度能力强等特点，但也存在授权费用高、命令延迟大、面积大、交织方式固定等缺点。
技术实现思路
为解决现有存在的技术问题，本专利技术实施例提供一种多通道DDR交织控制方法及装置，解决了现有技术中多通道DDR存储器交织控制装置延迟大、面积、交织方式固定的问题，达到了延迟小、面积小、交织方式灵活可配置、功耗低的技术效果。为达到上述目的，本专利技术实施例的技术方案是这样实现的：第一方面，本专利技术实施例提供一种多通道DDR交织控制方法，所述方法包括：接收主机发送的写数据和第一写地址；其中，所述主机为总线互联模块；根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；其中，所述从机为DDR控制器；接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；将所述写反馈消息发送给所述主机。第二方面，本专利技术实施例提供一种多通道DDR交织控制方法，所述方法包括：接收主机发送的第一读地址；根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息；根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；接收所述第一从机发送的第一读数据和第一读响应消息；将所述第一读数据和第一读响应消息发送给所述主机。第三方面，本专利技术实施例提供一种多通道DDR交织控制装置，所述装置包括：第一接收模块，用于接收主机发送的写数据和第一写地址；其中，所述主机为总线互联模块；第一确定模块，用于根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；第一发送模块，用于根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；其中，所述从机为DDR控制器；第二接收模块，用于接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；第二发送模块，用于将所述写反馈消息发送给所述主机。第四方面，本专利技术实施例提供一种多通道DDR交织控制装置，所述装置包括：第三接收模块，用于接收主机发送的第一读地址；第二确定模块，用于根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息；第三发送模块，用于根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；第四接收模块，用于接收所述第一从机发送的第一读数据和第一读响应消息；第四发送模块，用于将所述第一读数据和第一读响应消息发送给所述主机。本专利技术实施例所提供的多通道DDR交织控制方法及装置，通过接收主机发送的写数据和第一写地址，再根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息，然后根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机，并接收所述从机发送的写反馈消息，最后将所述写反馈消息发送给所述主机。由于诸如交织大小、交织方式等交织控制配置信息可以提前进行设置，这样，增加了交织控制的灵活性。附图说明在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。图1为本专利技术实施例一多通道DDR交织控制方法的实现流程示意图；图2为本专利技术实施例二多通道DDR交织控制方法的实现流程示意图；图3-1为本专利技术实施例三多通道DDR交织控制装置的组成结构示意图；图3-2为本专利技术实施例三多通道DDR交织控制方法的实现流程示意图图4为本专利技术实施例四多通道DDR交织控制装置的组成结构示意图；图5为本专利技术实施例五多通道DDR交织控制装置的组成结构示意图。具体实施方式下面结合附图和具体实施例对本专利技术的技术方案进一步详细阐述。实施例一为解决
技术介绍
中存在的技术问题，本专利技术实施例提供一种多通道DDR交织控制方法，应用于多通道DDR，所述多通道DDR至少包括：处理器、交织控制器、一个主机和至少一个从机。图1为本专利技术实施例一多通道DDR交织控制方法的实现流程示意图，如图1所示，所述方法包括以下步骤：步骤S101，接收主机发送的写数据和第一写地址；这里，步骤S101可以是由交织控制装置来实现的，在实际的应用中，该交织控制装置可以为交织控制器。所述主机可以为总线互联模块，也即总线Matrix，目前常用的是网络适配器(NetworkInterfaceCard，NIC)400。步骤S102，根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息；这里，处理器会根据系统的实际使用情况，提前配置交织控制器的一些交织控制配置信息，比如交织大小、非交织地址范围、交织方式等。交织控制器根据预先设置的交织控制配置信息，可以确定出所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息。其中，第二写地址为将第一写地址根据所述交织控制配置信息重新映射得到的写地址，也是写数据要写入的DDR的物理地址。步骤S103，根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；这里，所述从机可以为DDR控制器；所述从机接收到所述写数据和所述第二写地址后，根据所述第二写地址将所述写数据写入到DDR存储单元中，并向交织控制器发送写反馈信息。步骤S104，接收所述从机发送的写反馈消息；这里，所述写反馈消息用于表征所述写数据是否写成功。步骤S105，将所述写反馈消息发送给所述主机。这里，交织控制器接收到从机发送的写反馈消息后，将所述写反馈消息发送给所述主机。在本专利技术的其他实施例中，所述步骤S105包括：判断写反馈接收逻辑模块是否空闲；如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。如果所述写反馈逻辑模块不空闲，则等待预设的时间后，判断所述写反馈接收逻辑模块是否空闲；如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。在所述步骤S105之后，所述方法还包括：通过确定写数据通道的带宽信息；确定写命令的响应时延信本文档来自技高网...

【技术保护点】
1.一种多通道双倍速率同步动态随机存储器DDR的交织控制方法，其特征在于，所述方法包括：接收主机发送的写数据和第一写地址；根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息，其中，第二写地址为将第一写地址根据所述交织控制配置信息进行映射得到的写地址；根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；将所述写反馈消息发送给所述主机。

【技术特征摘要】
1.一种多通道双倍速率同步动态随机存储器DDR的交织控制方法，其特征在于，所述方法包括：接收主机发送的写数据和第一写地址；根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息，其中，第二写地址为将第一写地址根据所述交织控制配置信息进行映射得到的写地址；根据所述从机的标识信息，将所述写数据和所述第二写地址发送给所述从机；接收所述从机发送的写反馈消息，其中，所述写反馈消息用于表征所述写数据是否写成功；将所述写反馈消息发送给所述主机。2.根据权利要求1中所述的方法，其特征在于，所述根据预先设置的交织控制配置信息，确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息，包括：根据预先设置的交织控制器的交织大小、非交织地址范围、交织方式确定所述第一写地址对应的第二写地址和所述第一写地址对应的从机的标识信息。3.根据权利要求1中所述的方法，其特征在于，所述将所述写反馈消息发送给所述主机，包括：判断写反馈接收逻辑模块是否空闲；如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。4.根据权利要求3中所述的方法，其特征在于，所述方法还包括：如果所述写反馈逻辑模块不空闲，则等待预设的时间后，判断所述写反馈接收逻辑模块是否空闲；如果所述写反馈接收逻辑模块空闲，将所述写反馈消息发送给所述主机。5.根据权利要求1中所述的方法，其特征在于，所述方法还包括：确定写数据通道的带宽信息；确定写命令的响应时延信息；其中，所述写命令的响应时延为从接收到主机发送的写数据和第一写地址到向所述主机发送写反馈消息之间的时间差；存储所述写数据通道的带宽信息和所述写命令的响应时延信息。6.一种多通道DDR的交织控制方法，其特征在于，所述方法包括：接收主机发送的第一读地址；根据预先设置的交织控制配置信息，确定所述第一读地址对应的第二读地址和所述第一读地址对应的第一从机的标识信息，其中第二读地址为将第一读地址根据所述交织控制配置信息进行映射得到的读地址；根据所述第一从机的标识信息，将所述第二读地址发送给第一从机；接收所述第一从机发送的第一读数据和第一读响应消息；将所述第一读数据和发送给所述主机。7.根据权利要求6中所述的方法，其特征在于，所述将所述第一读数据和第一读响应消息发送给所述主机，包括：判断是否接收到第二从机发送的第二读数据和第二读响应消息；其中，所述第二从机是除第一从机之外的其他从机；如果没有接收到第二从机发送的第二读数据和第二读响应消息，则将所述第一读数据和第一读响应消息发送给所述主机。8.根据权利要求7中所述的方法，其特征在于所述方法还包括：如果接收到第二从机发送的第二读数据和第二读响应消息，判断所述第一从机等待的时间是否小于等于预设的响应超时阈值；如果所述第一从机等待的时间小于等于预设的响应超时阈值，判断所述第一从机的读优先级是否高于第二从机的读优先级；如果所述第一从机的读优先级高于第二从机的读优先级，则将所述第一读数据和第一读响应消息发送给所述主机。9.根据权利要求8中所述的...

【专利技术属性】
技术研发人员：陈哲，李正卫，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：广东,44