一种基于System Generator产生雷达数字干扰的方法技术

本发明专利技术属于雷达数字干扰领域，公开了一种基于System Generator产生雷达数字干扰的方法，包括：搭建雷达数字干扰的基础运算模块；获取需要的数字干扰样式，得到数字干扰样式的数学模型；将数字干扰样式的数学模型转换为由基础运算模块组成的硬件电路；将硬件电路进行通用化封装，得到需要的数字干扰电路，能够简化雷达干扰系统架构，降低雷达干扰系统设计难度，提高雷达干扰系统开发效率。

A method of generating radar digital jamming based on System Generator

The invention belongs to the field of radar digital interference, and discloses a method of generating radar digital interference based on System Generator, including building the basic operation module of radar digital interference; obtaining the required digital interference style, obtaining the mathematical model of the digital interference style; converting the mathematical model of the digital interference style into the cause. The hardware circuit of the basic operation module is composed of the hardware circuit, the hardware circuit is encapsulated and the required digital interference circuit is obtained. It can simplify the radar jamming system architecture, reduce the difficulty of radar jamming system design and improve the efficiency of radar jamming system development.

【技术实现步骤摘要】
一种基于SystemGenerator产生雷达数字干扰的方法
本专利技术属于雷达数字干扰领域，尤其涉及一种基于SystemGenerator产生雷达数字干扰的方法，可用于雷达干扰系统的快速仿真及实现。
技术介绍
在雷达干扰系统的设计、仿真和实现过程中，如何快速产生干扰信号和修改干扰参数是干扰机设计中重要的工程问题。传统的数字干扰系统较多采用大规模集成电路来进行数字信号处理，以适应干扰系统所处的宽频带、多调制方式、多信号的复杂环境。利用SystemGenerator进行系统、算法仿真与实现已经有了一些研究成果。李伟强等人在其发表的论文“典型压制性干扰的Simulink建模与分析”(《2016JournalofAirForceEarlyWarningAcademy》2014，pp：343-347)中提出了利用Simulink进行压制类干扰算法的仿真。该方法的具体步骤是，第一步：分析典型压制干扰的数学模型，干扰样式包含射频噪声干扰、噪声调幅干扰和噪声调频干扰；第二步：在Simulink中进行建模；第三步：进行干扰效果的动态仿真。该方法尝试利用Simulink进行典型压制类干扰样式的搭建，相对于其他仿真工具更能体现干扰信号的动态变化过程，但是，该方法仍然存在的不足之处是，包含的干扰样式较少，且只能进行功能仿真，不能直接转化为硬件电路。瞿福琪等人在论文“一种基于FPGA/DSP的灵巧干扰平台设计与实现”(《2009ModernElectronicsTechnique》2009，PP：33-36)中公开了一种基于FPGA/DSP的灵巧干扰平台设计与实现的方法。该方法利用FPGA和DSP构建灵巧干扰硬件平台，FPGA和DSP通过EMIF总线共享外部RAM，协同实现对信号的高速处理，设计并用Verilog语言编写硬件平台控制软件。虽然，该方法模块化的设计方法保证了平台设计的功能要求，搭建了灵巧干扰平台，但是该方法存在的不足是，干扰样式单一，干扰模块复用性差，其他干扰样式有待补充。
技术实现思路
针对上述问题，本专利技术的目的在于提供一种基于SystemGenerator产生雷达数字干扰的方法，能够简化雷达干扰系统架构，降低雷达系统设计难度，提高雷达系统开发效率。实现本专利技术的技术思路是，首先搭建基础模块，分析干扰样式的数学模型，并将其转化为硬件并行处理模式的硬件模型；然后搭建各个干扰样式模块，并进行通用性封装；最后封装为欺骗类通用干扰库和压制类通用干扰库。为达到上述目的，本专利技术采用如下技术方案予以实现。一种基于SystemGenerator产生雷达数字干扰的方法，所述方法包括：步骤1，搭建雷达数字干扰的基础运算模块；步骤2，获取需要的数字干扰样式，得到所述数字干扰样式的数学模型；步骤3，将所述数字干扰样式的数学模型转换为由所述基础运算模块组成的硬件电路；步骤4，将所述硬件电路进行通用化封装，得到需要的数字干扰电路。本专利技术技术方案的特点和进一步的改进为：(1)步骤1中，所述雷达数字干扰的基础运算模块至少包含：计数分频模块、提取信号上升沿模块、灵巧干扰选择模块、正锯齿波形生成模块、FIFO延时模块、高斯噪声产生模块。(2)所述计数分频模块，用于将系统时钟进行分频，产生所述数字干扰样式需要的时钟信号；所述计数分频模块包含累加器和比较器，当所述累加器达到带宽预定值后，所述比较器输出高电平，所述累加器复位；所述计数分频模块的输入管脚包含带宽设置管脚和复位管脚，所述带宽设置管脚用于设置带宽预定值，所述复位管脚高电平有效；所述累加器由所述复位管脚控制，当所述复位管脚输出低电平时，所述累加器完成1到带宽预定值的循环计数，当所述复位管脚输出高电平时，所述计数分频模块输出高电平，从而完成以带宽预定值为倍数的分频结果。(3)所述提取上升沿模块，用于提取雷达信号的上升沿，产生所述数字干扰样式的有效使能；所述提取上升沿模块包含数据拼接单元、比较器和延时单元，将1比特雷达输入信号和延时一个时钟周期后的该1比特雷达输入信号拼接成为一个2比特的雷达输入信号，当雷达输入信号的上升沿到达时，所述数据拼接单元就输出“10”，即十进制数2，然后将数据拼接单元的输出在比较器中与十进制数2进行比较，数据拼接单元的输出为2时表示检测到雷达输入信号的上升沿；所述提取上升沿模块的输入管脚连接所述数据拼接单元，用于输入位宽为1比特的雷达输入信号。(4)所述灵巧干扰选择模块，用于将压制类干扰信号调制到接收的雷达目标信号上；所述灵巧干扰选择模块包含两个信号选择器，分别用于选择合成信号的实部和虚部，以及用于选择外部信号的实部和虚部；其中，所述合成信号为所述压制类干扰信号，所述外部信号为所述雷达目标信号；所述灵巧干扰选择模块的输入管脚包含合成信号实部输入管脚、合成信号虚部输入管脚、外部信号实部输入管脚、外部信号虚部输入管脚以及选择位管脚；当选择位为1时，输出合成信号的实部或者虚部，当选择位为0时，输出外部信号的实部或者虚部。(5)所述正锯齿波形生成模块，用于产生极值和步进间隔分别可控的正锯齿波形；所述正锯齿波形生成模块包含累加器、相加器和比较器；所述正锯齿波形生成模块的输入管脚包含使能管脚、步进间隔管脚、最小值管脚、最大值管脚以及复位管脚，且所述复位管脚高电平有效；所述步进间隔管脚用于设置锯齿波形累加的步进值，所述最小值管脚和最大值管脚用于设置锯齿波形的幅度变化范围；当所述复位管脚无效时，所述累加器从最小值开始以步进间隔进行累加，当累加值达到最大值时，所述复位管脚有效使得所述累加器复位，从而循环输出正锯齿波形。(6)所述FIFO延时模块，用于将信号进行预设延时的输出；所述FIFO延时模块包含FIFO存储器、相减器和比较器；所述FIFO存储器上设置有dcount引脚和dout引脚；所述dcount引脚表示FIFO存储器中存储数据的个数，dout引脚用于输出FIFO存储器中的数据；所述FIFO延时模块的输入管脚包含信号输入管脚、使能管脚、延时数管脚和复位管脚，且所述复位管脚高电平有效；当所述使能管脚有效时，数据写入FIFO存储器，当写入FIFO存储器的数据个数达到延时数时，比较器输出高电平，使得所述FIFO存储器输出存储的数据。(7)所述高斯噪声产生模块，用于产生高斯噪声；所述高斯噪声产生模块包含正弦数据存储器、余弦数据存储器、对数数据存储器、虚部乘法器、实部乘法器以及两个数据位宽转换器，其中，所述两个数据位宽转换器分别用于将输入的随机数转换为位宽为10比特的寻址地址，所述正弦数据存储器、余弦数据存储器、对数数据存储器分别用于存储相应的波形数据。(8)当所述数字干扰样式为射频噪声干扰时，步骤3中由所述基础运算模块组成的硬件电路为射频噪声干扰电路，包括：所述计数分频模块、所述高斯噪声产生模块、所述灵巧干扰选择模块以及SystemGenerator自带的信号发生器、逻辑或门、乘法器和信号延迟单元；所述射频噪声干扰电路的输入管脚包含：带宽设置管脚、频率控制管脚、信号选择管脚、外部信号实部管脚、外部信号虚部管脚以及复位管脚，所述复位管脚高电平有效；所述射频噪声干扰电路的输出管脚包含：信号输出实部管脚、信号输出虚部管脚以及信号有效位管脚；其中，所述带宽设置管脚用于设置所述高斯噪声产生模块产本文档来自技高网...

【技术保护点】
1.一种基于System Generator产生雷达数字干扰的方法，其特征在于，所述方法包括：步骤1，搭建雷达数字干扰的基础运算模块；步骤2，获取需要的数字干扰样式，得到所述数字干扰样式的数学模型；步骤3，将所述数字干扰样式的数学模型转换为由所述基础运算模块组成的硬件电路；步骤4，将所述硬件电路进行通用化封装，得到需要的数字干扰电路。

【技术特征摘要】
1.一种基于SystemGenerator产生雷达数字干扰的方法，其特征在于，所述方法包括：步骤1，搭建雷达数字干扰的基础运算模块；步骤2，获取需要的数字干扰样式，得到所述数字干扰样式的数学模型；步骤3，将所述数字干扰样式的数学模型转换为由所述基础运算模块组成的硬件电路；步骤4，将所述硬件电路进行通用化封装，得到需要的数字干扰电路。2.根据权利要求1所述的一种基于SystemGenerator产生雷达数字干扰的方法，其特征在于，步骤1中，所述雷达数字干扰的基础运算模块至少包含：计数分频模块、提取信号上升沿模块、灵巧干扰选择模块、正锯齿波形生成模块、FIFO延时模块、高斯噪声产生模块。3.根据权利要求2所述的一种基于SystemGenerator产生雷达数字干扰的方法，其特征在于，所述计数分频模块，用于将系统时钟进行分频，产生所述数字干扰电路需要的时钟信号；所述计数分频模块包含累加器和比较器，当所述累加器达到带宽预定值后，所述比较器输出高电平，所述累加器复位；所述计数分频模块的输入管脚包含带宽设置管脚和复位管脚，所述带宽设置管脚用于设置带宽预定值，所述复位管脚高电平有效；所述累加器由所述复位管脚控制，当所述复位管脚输出低电平时，所述累加器完成1到带宽预定值的循环计数，当所述复位管脚输出高电平时，所述计数分频模块输出高电平，从而完成以带宽预定值为倍数的分频结果。4.根据权利要求2所述的一种基于SystemGenerator产生雷达数字干扰的方法，其特征在于，所述提取上升沿模块，用于提取雷达信号的上升沿，产生所述数字干扰电路的有效使能；所述提取上升沿模块包含数据拼接单元、比较器和延时单元，将1比特雷达输入信号及其延时一个时间单元后的1比特雷达输入信号拼接成为一个2比特的雷达输入信号；当雷达信号的上升沿到达时，所述数据拼接单元就输出“10”，即十进制数2，然后将数据拼接单元的输出在比较器中与十进制数2进行比较，数据拼接单元的输出为2时表示检测到雷达信号的上升沿；所述提取上升沿模块的输入管脚连接所述数据拼接单元，用于输入位宽为1比特的雷达输入信号。5.根据权利要求2所述的一种基于SystemGenerator产生雷达数字干扰的方法，其特征在于，所述灵巧干扰选择模块，用于将压制类干扰信号调制到接收的雷达目标信号上；所述灵巧干扰选择模块包含两个信号选择器，分别用于选择合成信号的实部和虚部，以及用于选择外部信号的实部和虚部；其中，所述合成信号为所述压制类干扰信号，所述外部信号为所述雷达目标信号；所述灵巧干扰选择模块的输入管脚包含合成信号实部输入管脚、合成信号虚部输入管脚、外部信号实部输入管脚、外部信号虚部输入管脚以及选择位管脚；当选择位为1时，输出合成信号的实部或者虚部，当选择位为0时，输出外部信号的实部或者虚部。6.根据权利要求2所述的一种基于SystemGenerator产生雷达数字干扰的方法，其特征在于，所述正锯齿波形生成模...

【专利技术属性】
技术研发人员：董春曦，麻鹏飞，畅鑫，饶鲜，郑鑫，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西,61