锁相环电路、多锁相环系统及其输出相位同步方法技术方案

本发明专利技术提供一种锁相环电路、多锁相环系统及其输出相位同步方法，包括：对输出信号进行分频的分频器；基于输出信号对分频信号进行采样得到反馈信号，以确保反馈信号的相位与输出信号的相位保持一致的采样器；鉴别采样器输出的反馈信号及述输入晶振信号的相位差产生脉冲信号的鉴频鉴相器；基于脉冲信号产生调谐电压的电荷泵；基于调谐电压调整输出信号频率的压控振荡器。本发明专利技术采用采样方法实现反馈信号与锁相环电路输出信号的相位一致，以此使输出信号与输入晶振信号之间的相位一致性大大提高；同时，在多锁相环系统中确保各锁相环电路的输出信号的相位保持一致，提高系统性能。 1

PLL circuit, PLL system and its output phase synchronization method

The invention provides a phase-locked loop circuit, a multiple phase locked loop system and its output phase synchronization method, including a frequency divider for the frequency division of the output signal; a feedback signal is obtained by sampling the frequency division signal based on the output signal to ensure that the phase of the feedback signal is consistent with the phase of the output signal; A feedback signal output from a sampler and a phase discriminator that generates a pulse signal by the phase difference of the input signal; a charge pump that generates a tuning voltage based on a pulse signal; a voltage controlled oscillator that adjusts the frequency of the output signal based on the tuning voltage. The invention adopts the sampling method to realize the phase of the feedback signal and the phase locked loop circuit output signal, so that the phase consistency between the output signal and the input crystal vibration signal is greatly improved; at the same time, the phase of the output signal of each phase locked loop circuit is kept consistent in the multi locked loop system, and the system performance is improved. One

【技术实现步骤摘要】
锁相环电路、多锁相环系统及其输出相位同步方法
本专利技术涉及无线通信集成电路
，特别是涉及一种锁相环电路、多锁相环系统及其输出相位同步方法。
技术介绍
锁相环(phaselockedloop，PLL)，顾名思义就是锁定相位的环路，是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。锁相环是无线电发射中使频率稳定的一种方法，为了保持频率不变，就要求晶振与锁相环输出信号的相位差不发生改变，如果有相位差的变化，则通过与相位差相关的电压调整锁相环输出信号的相位，直到相位差恢复，达到锁相的目的。在以波束成形或者定向为目标的MIMO(MultipleInputMultipleOutput，多输入多输出)系统中，射频前端需要满足相位同步，即所有收发机都应提供相位一致的本振信号。然而，采用传统的Type-II型的锁相环结构，可以实现单个锁相环的分频器输出和参考时钟相位对齐，但由于各个锁相环的电压、温度不同并且电路存在不匹配，各个锁相环的分频器输出信号和压控振荡器输出信号的相位存在不同程度上的延时误差，由此导致，即使输入所有收发机锁相环的晶振信号相位一致，由于分频器延时不同的关系，最终每个收发机的提供的本振信号不能保持相位一致。因此，如何避免电压、温度等因素造成的延时误差对各收发机输出信号的相位产生不同影响，导致各收发机输出信号的相位不一致的问题已成为本领域技术人员亟待解决的问题之一。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种锁相环电路、多锁相环系统及其输出相位同步方法，在不增加芯片复杂度的情况下用以消除由于PVT变化引起的分频器延时不同的问题。为实现上述目的及其他相关目的，本专利技术提供一种锁相环电路，所述锁相环电路至少包括：鉴频鉴相器、电荷泵、压控振荡器、分频器及采样器；所述分频器连接所述锁相环电路的输出信号，对所述输出信号进行分频以得到分频信号；所述采样器连接于所述分频器及所述压控振荡器的输出端，基于所述输出信号对所述分频信号进行采样得到反馈信号，以确保所述反馈信号的相位与所述输出信号的相位保持一致；所述鉴频鉴相器连接于所述采样器的输出端，并接收输入晶振信号，鉴别所述采样器输出的反馈信号及所述输入晶振信号的相位差，并基于所述相位差输出相应的脉冲信号；所述电荷泵连接于所述鉴频鉴相器的输出端，基于所述脉冲信号产生调谐电压；所述压控振荡器连接于所述电荷泵的输出端，基于所述调谐电压调整所述压控振荡器输出的振荡信号的频率，所述振荡信号作为所述锁相环电路的输出信号，进而实现所述输出信号与所述输入晶振信号的相位一致。优选地，所述锁相环电路还包括连接于所述电荷泵输出端的环路滤波器，所述环路滤波器将所述电荷泵输出的调谐电压的高频成分滤除。更优选地，所述环路滤波器为二阶无源低通滤波器。优选地，所述锁相环电路还包括连接于所述采样器的输出端，并接收所述输入晶振信号的数字逻辑单元；所述数字逻辑单元比较所述反馈信号及所述输入晶振信号的频率得到频率差，再基于所述频率差输出数字控制比特，以改变所述输出信号的频率范围。优选地，所述采样器采用D触发器，所述D触发器的数据输入端连接所述分频器的输出端、时钟输入端连接所述压控振荡器的输出端、输出端连接所述鉴频鉴相器的输入端。更优选地，所述采样器为真单相时钟型D触发器。为实现上述目的及其他相关目的，本专利技术还提供一种多锁相环系统，所述多锁相环系统至少包括：多个上述锁相环电路，各锁相环电路接收同一输入晶振信号，各锁相环电路的输出信号的相位均保持一致。优选地，所述输入晶振信号到各锁相环电路的延时相同。更优选地，所述输入晶振信号与各锁相环电路连接的金属线的长度及宽度一致。为实现上述目的及其他相关目的，本专利技术还提供一种多锁相环输出相位同步方法，所述多锁相环输出相位同步方法至少包括：各锁相环电路分别调整分频信号的相位以得到反馈信号，所述反馈信号的相位与输出信号的相位一致，鉴别输入晶振信号与所述反馈信号的相位差，根据所述相位差调整所述锁相环电路的输出信号的相位，进而消除电路延时的影响，确保各锁相环电路的输出信号的相位均保持一致，其中，各锁相环电路接收的输入晶振信号的相位一致。如上所述，本专利技术的锁相环电路、多锁相环系统及其输出相位同步方法，具有以下有益效果：本专利技术的锁相环电路、多锁相环系统及其输出相位同步方法采用采样方法实现反馈信号与锁相环电路输出信号的相位一致，以此避免分频器延时导致的反馈信号与输出信号相位不一致，在输出信号与输入晶振信号之间引入相位差的问题，使输出信号与输入晶振信号之间的相位一致性大大提高；同时，在多锁相环系统中确保各锁相环电路的输出信号的相位保持一致，提高系统性能。附图说明图1显示为本专利技术的多锁相环系统的结构示意图。图2显示为本专利技术的锁相环电路的结构示意图。图3显示为本专利技术的采样器的结构示意图。图4显示为本专利技术的压控振荡器的结构示意图。图5显示为本专利技术的锁相环电路的信号波形示意图。元件标号说明1多锁相环系统11锁相环电路111分频器112采样器113鉴频鉴相器114电荷泵115环路滤波器116压控振荡器1161电容阵列1162可变电容12缓冲器13晶振具体实施方式以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。请参阅图1～图5。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。如图1～图4所示，本专利技术提供一种多锁相环系统1，所述多锁相环系统1包括：多个锁相环电路11，缓冲器12及晶振13。如图1所示，所述晶振13通过多个所述缓冲器12连接到各所述锁相环电路11，各所述锁相环电路11接收到的输入晶振信号fref的相位一致。具体地，所述晶振13提供输入晶振信号fref，由于各所述锁相环电路11连接同一所述晶振13。为了提高驱动能力，在本实施例中，在所述晶振13与所述锁相环电路11之间增加缓冲器12，更具体地，本实施例中包括n个锁相环电路11，每两个锁相环电路11通过一个缓冲器12连接到所述晶振13。在实际应用中，只需保证所述输入晶振信号fref传输到各锁相环电路11到延时时间相同(各锁相环电路11输入端的输入晶振信号fref的相位一致)即可，具体结构不以本实施例为限。为了保证所述输入晶振信号fref传输到各锁相环电路11到延时时间相同，在本实施例中，所述晶振13与各锁相环电路11连接的金属线的长度及宽度一致。如图1所示，各所述锁相环电路11基于内部环路调整各所述锁相环电路11的输出信号与所述输入晶振信号fref的相位保持一致，进而实现各所述锁相环电路11的输出信号的相位保持一致。具体地，各所述锁相环电路11的内部结构基本一致，在本实施例中，仅说明其中一个的具体结构，其他不一一赘述。如图本文档来自技高网...

【技术保护点】
1.一种锁相环电路，其特征在于，所述锁相环电路至少包括：

【技术特征摘要】
1.一种锁相环电路，其特征在于，所述锁相环电路至少包括：鉴频鉴相器、电荷泵、压控振荡器、分频器及采样器；所述分频器连接所述锁相环电路的输出信号，对所述输出信号进行分频以得到分频信号；所述采样器连接于所述分频器及所述压控振荡器的输出端，基于所述输出信号对所述分频信号进行采样得到反馈信号，以确保所述反馈信号的相位与所述输出信号的相位保持一致；所述鉴频鉴相器连接于所述采样器的输出端，并接收输入晶振信号，鉴别所述采样器输出的反馈信号及所述输入晶振信号的相位差，并基于所述相位差输出相应的脉冲信号；所述电荷泵连接于所述鉴频鉴相器的输出端，基于所述脉冲信号产生调谐电压；所述压控振荡器连接于所述电荷泵的输出端，基于所述调谐电压调整所述压控振荡器输出的振荡信号的频率，所述振荡信号作为所述锁相环电路的输出信号，进而实现所述输出信号与所述输入晶振信号的相位一致。2.根据权利要求1所述的锁相环电路，其特征在于：所述锁相环电路还包括连接于所述电荷泵输出端的环路滤波器，所述环路滤波器将所述电荷泵输出的调谐电压的高频成分滤除。3.根据权利要求2所述的锁相环电路，其特征在于：所述环路滤波器为二阶无源低通滤波器。4.根据权利要求1所述的锁相环电路，其特征在于：所述锁相环电路还包括连接于所述采样器的输出端，并接收所述输入晶振信号的数字逻辑单元；所述数字逻辑单元比较所述反...

【专利技术属性】
技术研发人员：丁力，刘力僮，金晶，周健军，
申请(专利权)人：上海交通大学，
类型：发明
国别省市：上海,31