一种逻辑电路制造技术

本发明专利技术涉及一个N型的薄膜晶体管和一个P型的薄膜晶体管；所述N型薄膜晶体管和P型的薄膜晶体管均包括：一基底；一半导体层；一源极和一漏极；一电介质层；所述电介质层为包括层叠设置的第一子电介质层和第二子电介质层；一栅极；所述N型薄膜晶体管和P型的薄膜晶体管的栅极电连接，且所述N型薄膜晶体管和P型的薄膜晶体管的源极或漏极电连接；其中，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与半导体层之间。本发明专利技术的薄膜晶体管的迟滞曲线明显减小甚至消除；采用减小或消除迟滞曲线的薄膜晶体管制备的逻辑器件具有优异的电学性能。 1

A logic circuit

The invention relates to a N type thin film transistor and a P type thin film transistor; the N thin film transistors and the P type thin film transistors include a base, half conductor layer, a source and a drain; a dielectric layer; the dielectric layer is a first sublayer and a second sub dielectric layer consisting of stacked settings. A gate, the grid of the N thin film transistor and the P type thin film transistor, and the source or leakage electric connection of the N thin film transistor and the P type thin film transistor; the first subdielectric layer is an anomalous hysteresis material layer and is directly connected with the gate; the second sub dielectric layer is positive. The material layer is often retarded and is arranged between the first sub dielectric layer and the semiconductor layer. The hysteresis curve of the present invention is obviously reduced or even eliminated; the logical devices prepared by the thin film transistors that reduce or eliminate the hysteresis curve have excellent electrical properties. One

【技术实现步骤摘要】
一种逻辑电路
本专利技术涉及一种薄膜晶体管，尤其涉及一种采用纳米材料作为半导体层的薄膜晶体管。
技术介绍
薄膜晶体管(ThinFilmTransistor，TFT)是现代微电子技术中的一种关键性电子元件，目前已经被广泛的应用于平板显示器等领域。薄膜晶体管主要包括基底、栅极、电介质层、半导体层、源极和漏极。对于半导体型单壁碳纳米管(SWCNT)或二维半导体材料(如MoS2)作为半导体层的薄膜晶体管，由于沟道层与电介质层间的界面态，或电介质层中的缺陷，会束缚电荷，从而在器件的转移特性曲线上会表现出迟滞曲线的特性。具体表现为栅极电压VG从负向扫至正向，和正向扫至负向的沟道层的漏电流ID曲线不重合，即在开关电流相同的情况下，阈值电压的不同。传统电介质层通常为ALD生长、电子束蒸发、热氧化、PECVD等方法制备的Al2O3层、SiO2层、HfO2层以及Si3N4层等。专利技术人研究发现，采用磁控溅射法制备的氧化物材料作为电介质层得到的迟滞曲线与采用传统电介质层得到的迟滞曲线方向相反。本专利技术定义传统电介质材料为正常迟滞材料，采用磁控溅射法制备的氧化物材料为反常迟滞材料。进一步，专利技术人研究发现，采用正常迟滞材料和反常迟滞材料的双层电介质层结构可以减小甚至消除迟滞曲线。而采用减小或消除迟滞曲线的薄膜晶体管具有一些优异的电学性能。
技术实现思路
有鉴于此，确有必要提供一种采用具有优异的电学性能的逻辑电路。一种逻辑电路，其包括一个N型的薄膜晶体管和一个P型的薄膜晶体管；所述N型薄膜晶体管和P型的薄膜晶体管均包括：一基底；一半导体层，所述半导体层设置于所述基底上，且所述半导体层包括多个纳米半导体材料；一源极和一漏极，所述源极和漏极间隔设置于所述基底上，且分别与所述半导体层电连接；一电介质层，所述电介质层设置于所述半导体层上，且将所述半导体层、源极和漏极覆盖；所述电介质层为双层结构，其包括层叠设置的第一子电介质层和第二子电介质层；一栅极，所述栅极设置于所述电介质层上；所述N型薄膜晶体管和P型的薄膜晶体管的栅极电连接，且所述N型薄膜晶体管和P型的薄膜晶体管的源极或漏极电连接；其中，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与半导体层之间。一种逻辑电路，其包括：一基底；一第一半导体层，所述第一半导体层设置于所述基底的一表面，且所述第一半导体层包括多个第一纳米半导体材料；一第一源极和一第一漏极，所述第一源极和第一漏极间隔设置于所述基底上，且分别与所述第一半导体层电连接；一第一电介质层，所述第一电介质层设置于所述第一半导体层远离所述基底的表面，且将所述第一半导体层、第一源极和第一漏极覆盖；所述第一电介质层为双层结构，其包括层叠设置的第一子电介质层和第二子电介质层；一栅极，所述栅极设置于所述第一电介质层远离所述基底的表面；一第二电介质层，所述第二电介质层设置于所述第一电介质层远离所述基底的表面，且将所述栅极覆盖；所述第二电介质层为双层结构，其包括层叠设置的第三子电介质层和第四子电介质层；一第二半导体层，所述第二半导体层设置于所述第二电介质层的表面，且所述第二半导体层包括多个第二纳米半导体材料；一第二源极和一第二漏极，所述第二源极和第二漏极间隔设置于所述第二半导体层上，且分别与所述第二半导体层电连接；其中，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与第一半导体层之间；所述第三子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第四子电介质层为正常迟滞材料层，且设置于所述第三子电介质层与第二半导体层之间。相较于现有技术，本专利技术的薄膜晶体管的电介质层包括层叠设置反常迟滞材料层和正常迟滞材料层，且所述反常迟滞材料将所述栅极覆盖且与所述栅极直接接触，因此，该薄膜晶体管的迟滞曲线明显减小甚至消除；采用减小或消除迟滞曲线的薄膜晶体管制备的逻辑器件具有优异的电学性能。附图说明图1为本专利技术实施例1提供的薄膜晶体管的结构示意图。图2为本专利技术实施例1的比较例1的薄膜晶体管的迟滞曲线测试结果。图3为本专利技术实施例1的比较例2的薄膜晶体管的迟滞曲线测试结果。图4为本专利技术实施例1的比较例3的薄膜晶体管的迟滞曲线测试结果。图5为本专利技术实施例1的比较例4的薄膜晶体管的迟滞曲线测试结果。图6为本专利技术实施例1提供的薄膜晶体管的迟滞曲线测试结果。图7为本专利技术实施例2提供的薄膜晶体管的结构示意图。图8为本专利技术实施例2的比较例5的薄膜晶体管的迟滞曲线测试结果。图9为本专利技术实施例2的比较例6的薄膜晶体管的迟滞曲线测试结果。图10为本专利技术实施例2提供的薄膜晶体管的迟滞曲线测试结果。图11为本专利技术实施例3提供的薄膜晶体管的结构示意图。图12为本专利技术实施例3的比较例7的薄膜晶体管的迟滞曲线测试结果。图13为本专利技术实施例3提供的薄膜晶体管的迟滞曲线测试结果。图14为本专利技术实施例3提供的薄膜晶体管的迟滞曲线消除的稳定性进行测试结果。图15为本专利技术实施例4的比较例8的薄膜晶体管的迟滞曲线测试结果。图16为本专利技术实施例4提供的薄膜晶体管的迟滞曲线测试结果。图17为本专利技术实施例5提供的薄膜晶体管的结构示意图。图18为本专利技术实施例5的比较例9的薄膜晶体管的迟滞曲线测试结果。图19为本专利技术实施例5提供的薄膜晶体管的迟滞曲线测试结果。图20为本专利技术实施例5的比较例9的薄膜晶体管的输出特性测试结果。图21为本专利技术实施例5提供的薄膜晶体管的输出特性测试结果。图22为本专利技术实施例6的比较例10的薄膜晶体管的迟滞曲线测试结果。图23为本专利技术实施例6的比较例11的薄膜晶体管的迟滞曲线测试结果。图24为本专利技术实施例6提供的薄膜晶体管的迟滞曲线测试结果。图25为本专利技术实施例7的比较例12的薄膜晶体管的迟滞曲线测试结果。图26为本专利技术实施例7提供的薄膜晶体管的迟滞曲线测试结果。图27为本专利技术实施例8的比较例14的薄膜晶体管的迟滞曲线测试结果。图28为本专利技术实施例8提供的薄膜晶体管的迟滞曲线测试结果。图29为本专利技术实施例9的比较例15的薄膜晶体管的迟滞曲线测试结果。图30为本专利技术实施例9的比较例16的薄膜晶体管的迟滞曲线测试结果。图31为本专利技术实施例9提供的薄膜晶体管的迟滞曲线测试结果。图32为本专利技术实施例10的比较例17的薄膜晶体管的迟滞曲线测试结果。图33为本专利技术实施例10提供的薄膜晶体管的迟滞曲线测试结果。图34为本专利技术实施例11提供的薄膜晶体管的迟滞曲线测试结果。图35为本专利技术实施例12提供的逻辑电路的结构示意图。图36为本专利技术实施例12的比较例18的逻辑电路的输入输出特性曲线。图37为本专利技术实施例12提供的逻辑电路的输入输出特性曲线。图38为本专利技术实施例12和比较例18的逻辑电路的在输入频率为0.1kHz的频率输出响应结果。图39为本专利技术实施例12和比较例18的逻辑电路的在输入频率为1kHz的频率输出响应结果。图40为图39的单一周期的频率输出波形的放大图。图41为本专利技术实施例13提供的逻辑电路的结构示意图。图42为本专利技术实施例14提供的逻辑电路的结构示意图。主要元件符号说明逻辑电路10,10A,10B薄膜晶体管100,100A,100B,100C基底本文档来自技高网...

【技术保护点】
1.一种逻辑电路，其包括一个N型的薄膜晶体管和一个P型的薄膜晶体管；

【技术特征摘要】
1.一种逻辑电路，其包括一个N型的薄膜晶体管和一个P型的薄膜晶体管；所述N型薄膜晶体管和P型的薄膜晶体管均包括：一基底；一半导体层，所述半导体层设置于所述基底上，且所述半导体层包括多个纳米半导体材料；一源极和一漏极，所述源极和漏极间隔设置于所述基底上，且分别与所述半导体层电连接；一电介质层，所述电介质层设置于所述半导体层上，且将所述半导体层、源极和漏极覆盖；所述电介质层为双层结构，其包括层叠设置的第一子电介质层和第二子电介质层；一栅极，所述栅极设置于所述电介质层上；所述N型薄膜晶体管和P型的薄膜晶体管的栅极电连接，且所述N型薄膜晶体管和P型的薄膜晶体管的源极或漏极电连接；其特征在于，所述第一子电介质层为反常迟滞材料层，且与所述栅极直接接触；所述第二子电介质层为正常迟滞材料层，且设置于所述第一子电介质层与半导体层之间。2.如权利要求1所述的逻辑电路，其特征在于，所述反常迟滞材料层为采用磁控溅射法制备的氧化物层；所述N型薄膜晶体管的第二子电介质层为采用PECVD法制备的Si3N4层；所述P型薄膜晶体管的第二子电介质层为采用热氧化法制备的Y2O3层。3.如权利要求2所述的逻辑电路，其特征在于，所述反常迟滞材料层为采用磁控溅射法制备的金属氧化物层。4.如权利要求2所述的逻辑电路，其特征在于，所述反常迟滞材料层为采用磁控溅射法制备的Al2O3层或SiO2层。5.如权利要求1所述的逻辑电路，其特征在于，所述N型薄膜晶体管和P型的薄膜晶体管均为顶栅型，并排设置且共用一个基底、共用一个漏极、共用一个栅极。6.如权利要求1所述的逻辑电路，其特征在于，所述N型薄膜晶体管为顶栅型，所述P型的薄膜晶体管为底栅型，且层叠设置于所述N型薄膜晶体管上；所述N型薄膜晶体管和P型的薄膜晶体管共用一个栅极。7.如权利...

【专利技术属性】
技术研发人员：赵宇丹，霍雨佳，肖小阳，王营城，张天夫，金元浩，李群庆，范守善，
申请(专利权)人：清华大学，鸿富锦精密工业深圳有限公司，
类型：发明
国别省市：北京,11